VCS+XA数模混仿，部分信号digital没有转成analog

liheng369 · 发表于 2023-4-20 14:01:25

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本帖最后由 liheng369 于 2023-4-20 14:17 编辑

最近在做VCS+XA的数模混合仿真。
数字包模拟，verilog加virtuoso出的spice。已经成功了一些小规模的项目。

但是用了一个很大的spice，出现部分信号转模拟失败的问题：（如图中红色部分）

登录/注册后可看大图

看xa的log中，只有提示部分转换失败的原因是未接：

登录/注册后可看大图

此外仍有约100个信号，没有找到原因。
（module申明、例化、连线和a2d配置都查了，一一对应）

有比较熟悉的大佬，帮提解答或者提示下，去哪定位吗？

simpleplan · 发表于 2023-4-23 14:23:53

顶一个

gerry1812 · 发表于 2023-5-10 10:52:15

d2a和a2d的约束有没有问题？

liheng369 · 发表于 2023-6-26 10:59:52

gerry1812 发表于 2023-5-10 10:52
d2a和a2d的约束有没有问题？

这么多信号，它们的d2a和a2d配置给都的一样。但仿真结果中，红色部分信号没转成analog，绿色成功

Asurei · 发表于 2023-7-11 11:49:48

我记得不能使用通配和inst外assign连接，要例化inst时在端口连接

liheng369 · 发表于 2023-7-11 20:44:23

反正最终定位是该spice的问题，很多规模小的spice都正常。
但是具体什么问题导致了xa的bug，还不清楚

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