新人_SAR ADC非二进制冗余为什么可以加快速度

xuwenwei · 发表于 2023-4-17 16:22:28

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论文中都说非二进制冗余方法可以加快速度,是因为可以准许某些程度的比较错误,
我有个疑问,这种非二进制冗余可以用是在某一个bit错误但其他bit没有错误的前提下才可以使用,而且该种方法也会比常规方法多1个bit,那么其他没有错误的bit是不能够加快速度的话,你多一个可以加快速度的bit肯定是比原来的时间要长的,为什么可以加快速度呢?

上面说的太绕口,举例说明,原来是比较3bit,每个需要3us,总共需要9us,这是在比较器能够稳定的情况,用冗余方法后,你比较4个bit,但是只能错误1个bit,其他的3个bit是不能错误的,因此需要3*3us+1*1us=10us也是比原来的要多的. 那么为什么该种方法可以加速呢?
希望大神解惑.

xuwenwei · 发表于 2023-4-17 16:29:01

是因为越往后,比较器稳定的时间越短,因此会有效果吗?

waley · 发表于 2023-4-17 17:42:00

假設10bit SAR ADC, 每個 bit 全部都需要 R/C time-constant settling 進 10-bits, 尤其是前幾個 MSB time step 很大, DAC settling 進 10-bits 會需要很久的時間, 如果塞個 redundant bit 將前面的 MSB 需求降為 settling 進 6-bits 即可, 整體上會提升速度

xuwenwei · 发表于 2023-4-18 08:24:36

本帖最后由 xuwenwei 于 2023-4-18 08:25 编辑

waley 发表于 2023-4-17 17:42
假設10bit SAR ADC, 每個 bit 全部都需要 R/C time-constant settling 進 10-bits, 尤其是前幾個 MSB time ...

谢谢回答,所以还是几个MSB本来就需要很多的时间才能稳定,而后面LSB相对需要较短的时间;

顺便问一下,现在产品中有用这种非二进制的还是用二进制的来做啊

Nagisama123 · 发表于 2023-4-18 11:46:34

这就是权衡问题了，并不是说用sub radix 2就一定可以加快速度的，本来比较次数也变多了，但是因为多了一位（或者更多位），有了更多排列组合的可能，所以每一位的settling time都可以减小一点，即使前面比错了后面也可以纠正回来。

Nagisama123 · 发表于 2023-4-18 11:47:48

至于用二进制还是非二进制，一般来说还是会用二进制的，可以在中间相同权重位多插几个，若是用非二进制，最大的问题就是mismatch

xuwenwei · 发表于 2023-4-18 13:13:25

Nagisama123 发表于 2023-4-18 11:47
至于用二进制还是非二进制，一般来说还是会用二进制的，可以在中间相同权重位多插几个，若是用非二进制，最 ...

谢谢回答

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