Token 'uvm_sequence_item' should be a valid type. 怎么办

tenandseven

Error-[SE] Syntax error
  Following verilog source has syntax error :
          Token 'uvm_sequence_item' should be a valid type. Please check
  whether it is misspelled, not visible/valid in the current context, or not
  properly imported/exported.
  "./my_transaction.sv", 4: token is ';'
  class my_transaction extends uvm_sequence_item;


下面我写的makefile， 用的uvm白皮书2.5.2的源代码，源码应该没有错，应该是我写的malefile错了，麻烦各位大神帮我看看哪里的问题

                               
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tenandseven

`include "my_if.sv"
`include "my_transaction.sv"
`include "my_sequencer.sv"
`include "my_driver.sv"
`include "my_monitor.sv"
`include "my_agent.sv"
`include "my_model.sv"
`include "my_scoreboard.sv"
`include "my_env.sv"
`include "base_test.sv"
`include "my_case0.sv"
`include "my_case1.sv"
这是include的顺序

mioyo

这个应该是和你导入文件的顺序有关系

mioyo

1. package中可以import另外一个package；
2. 如果你的sequence_item.sv是放在一个package中，那么在include sequence_item的package前面加上import uvm_pkg::*

meistin

在`include "my_transaction.sv"之前执行import uvm_pkg::*;

longt

请问楼主问题解决了吗，我现在也遇到了这个问题

                               
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longt

请问楼主问题解决了吗，我现在也遇到了相同问题

                               
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gesanghua1128

longt 发表于 2023-6-19 11:31
请问楼主问题解决了吗，我现在也遇到了相同问题

你这个是有中文符号，你检查一下。

时光123

可以看一下是不是第一个编译的文件里面没有导入uvm的库，也就是要在编译的filelist里面的第一个文件里加入一行import uvm_pkg::*，把UVM的库导入。
我就是这样解决的。