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查看: 623|回复: 2

[求助] verilog编译出错，上面的‘sign’函数检测不出来，下面的可以？

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WL8906
发表于 2023-3-14 17:00:21 | 显示全部楼层 |阅读模式
5资产
QQ图片20230314165846.png

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dongming
发表于 2023-3-14 18:45:28 | 显示全部楼层
遇到的第一个错误就报错了，后面的就不报了
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WL8906
 楼主| 发表于 2023-3-14 19:00:42 | 显示全部楼层


dongming 发表于 2023-3-14 18:45
遇到的第一个错误就报错了，后面的就不报了


原来是这样 谢谢 那您知道为什么这句错了吗？
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