关于一个输出负电压LDO的问题

任是潇洒也多情

     请问有前辈了解下图这个结构吗，输出负电压的LDO，他的设计要点在于哪里呢，

上面那个buffer是带的电阻负载还是电流源呢，我有点搞不清，没找到相关的资料，

如果有这方面的资料就好了，万分感谢！

任是潇洒也多情

顶一下

andy2000a

这就negativeLDO 设计, 跟positiveldo 不同, 因为输出负压电容是对VSS ,   , 输入负压由nmos  s 端 , 这类设计 好处OPA 给VREF 是正压  1v , 毕竟 bandgap 都正压 ,  

用 iso device 可把 5v MOS 设计在 “负压区”, 但是要隔离好.

其实也可只用单一OPA 推 nmos 做 negativeLDO ,但是那个OPA 工作负电压区间, OPA 工作输入端会  0V 跟 -1v , 其实跟正 LDO 类似 , "只是那 -1v 如何产生是一个问题" , -1v 产生方法可 OPA 把 1v 转 -1v, 另一个 负压区在做另一组独立bandgap , 但是像 PMIC IC 类 正+负 LDO 的 , 有要求 “VREF会连动”要求.  独立做 “负BANDGAP 是不合理的.

豆不毁

关键是下面的运放和功率管的设计，上面就是提供一个偏置电流。

任是潇洒也多情

andy2000a 发表于 2023-2-10 09:44
这就negativeLDO 设计, 跟positiveldo 不同, 因为输出负压电容是对VSS ,   , 输入负压由nmos  s 端 , 这类 ...

谢谢您的回复。
我现在还在看上面的那个buffer，里面是一个OTA加CS，CL只有1pF，但还有个电流负载，
中间级补偿电容是CL的4倍左右，所以相位裕度很高，我理解为他为了Vo更加稳定为1V，
但这样我就不懂怎么调了，GBW，非主极点公式里也没有iload呀

任是潇洒也多情

豆不毁 发表于 2023-2-10 09:54
关键是下面的运放和功率管的设计，上面就是提供一个偏置电流。

感谢您的回复。

确实上面提供的电流在R1，R2变化以致输出Vo变化时，也会变化，我不太明白
他这个上面的buffer不是为了有个1V的电压吗，这个负载电流是怎么确定的呢，
里面的CS级放大管电流是负载管的两倍，多出来的就是为了这个负载，感觉怪
怪的，为啥就那么大呢？
初学者问题可能有点蠢，如有冒犯，还望见谅。

Shuralee

buffer的负载电流是由电阻R1决定的，buffer的第二级如果是CS的话，输出阻抗就不小，大概就是ron并联rop，如果R1的阻值不大的话，整个输出阻抗会被拉成R1，到时候增益什么的都是问题。