关于CDAC建立的问题

moori · 发表于 2023-2-8 21:29:16

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求大佬看看，我的CDAC建立时，只有一部分的建立出错了，到底是哪里的原因呢

moori · 发表于 2023-2-8 21:30:43

整个过程只有圈出来的地方没有建立对，其他地方是对的，所以不清楚到底哪里出问题了

moori · 发表于 2023-2-8 21:53:14

等大佬

moori · 发表于 2023-2-8 22:20:40

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moori · 发表于 2023-2-9 07:32:57

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castrader · 发表于 2023-2-9 09:12:56

感觉上，如果你的CDAC有OP的话，可能是OP在这个工作点的PM不够或者某些管子进了异常状态。如果没有OP的话，那可能是开关在这个点的电阻达到了最大值，使得建立的非常慢？
第二种可能性不大，毕竟有很明显的减幅振荡的现象。

moori · 发表于 2023-2-9 09:39:49

castrader 发表于 2023-2-9 09:12
感觉上，如果你的CDAC有OP的话，可能是OP在这个工作点的PM不够或者某些管子进了异常状态。如果没有OP的话， ...

没有用op，比较器就是简单的双尾型比较器

castrader · 发表于 2023-2-9 12:15:18

或者这个地方的code出了问题？有高位0-1转换的大毛刺？

moori · 发表于 2023-2-9 17:45:49

castrader 发表于 2023-2-9 12:15
或者这个地方的code出了问题？有高位0-1转换的大毛刺？

时序检查了一下没问题，不知道是不是CDAC的建立时间不够？

spartan313 · 发表于 2023-2-9 20:34:16

看着像你比较器结果输出错误，快速debug，把比较器换成veriloga写的view, 同一个test-bench debug

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