电阻的隔离

small.k

图中的电阻是poly电阻，为什么框起来的这部分电阻要单独做在N阱里面呢，是因为这部分电阻两端接有MOS管干扰比较大吗。
然后还有这个N阱的电位为什么不接VDD，接的是N2499(上面那个N管）的漏端电位呢

                               
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pxt406249621

做在NWELL里面是为了一个干净的衬底
接PMOS的D端是为了减小压控效应

李幕白

摘抄一段YGYG100大佬在其他讨论下的发言：
设计规则中一般定高压poly下面要有接高电位的N well，避免可能引起的反型问题，同时对低噪声应用来说，也可以避免poly和衬底之间互相耦合噪声。另外，N well接了高电位，可能使得电阻和Nwell之间的介质层承受的电场强度降低，提高了可靠性。
根据他的观点我回答一下你的问题，高压POLY下面要有N肼，N肼电位是接两端的高电位。（根据图中的MP5，推断MOS都是5V器件？）

李幕白

随手查了两家工艺，POLY电阻都是没有N肼的

small.k

李幕白 发表于 2022-12-29 16:42
摘抄一段YGYG100大佬在其他讨论下的发言：
设计规则中一般定高压poly下面要有接高电位的N well，避免可能引 ...

是的，MOS管是5V器件。那为什么只有上面一部分（图中被红框选中的部分）电阻是在N阱里面，下面的电阻（图中没有该部分电阻的版图）依旧只是做在P-sub上呢

small.k

李幕白 发表于 2022-12-29 16:52
随手查了两家工艺，POLY电阻都是没有N肼的

版图中电阻的N阱是单独画的

李幕白

small.k 发表于 2022-12-29 16:56
是的，MOS管是5V器件。那为什么只有上面一部分（图中被红框选中的部分）电阻是在N阱里面，下面的电阻（图 ...

这个就是电位问题了把，靠近上面的电位高，越下面电位越低，直接放在SUB上就无所谓了。

李幕白

small.k 发表于 2022-12-29 16:58
版图中电阻的N阱是单独画的

是的， 我的意思是说我接触的比较少，剖面图都是没有N肼的。

small.k

pxt406249621 发表于 2022-12-29 16:34
做在NWELL里面是为了一个干净的衬底
接PMOS的D端是为了减小压控效应

什么是压控效应，是指电压控制的意思吗

small.k

李幕白 发表于 2022-12-29 17:07
这个就是电位问题了把，靠近上面的电位高，越下面电位越低，直接放在SUB上就无所谓了。
...

哦哦，这个意思