Serdes Rx Tx请教

powerrandy

刚转来做Serdes，对发射和接收通路不是很理解。想请教一下做过这个的各位前辈，这一块属于模拟通路部分，但是怎么看着都是各种算法形成的模块。该怎么去理解和掌握这种对应关系，比如将算法变成现实中的模块，或者通过模块去理解恢复出其中的算法。不是很懂这些，希望有人可以指导一下少走一些弯路。

Jason.tschen

please refer to Razavi's PLL and CDR

黄17141213013

Jason.tschen 发表于 2022-11-18 10:26
please refer to Razavi's PLL and CDR

时钟模块也是通过算法来恢复的吗？我只知道数据是通过均衡方法实现的。

Vodka_JON7

serdes本质是数字基带传输，而电路就是各种通信算法的硬件实现而已。从某种意义上来讲，的确都是算法。

Vodka_JON7

黄17141213013 发表于 2022-11-18 11:17
时钟模块也是通过算法来恢复的吗？我只知道数据是通过均衡方法实现的。 ...

时钟模块广义上来讲也算是算法，只不过时钟模块不是数据层面上的算法，而是控制层面上的算法，CDR大体理解成一个PID就可以了。

黄17141213013

Vodka_JON7 发表于 2022-11-18 11:43
时钟模块广义上来讲也算是算法，只不过时钟模块不是数据层面上的算法，而是控制层面上的算法，CDR大体理 ...

PID是指PID Controller吗？

andy2000a

Serdes 就clock data recovery , 把clock 隐藏data 中一种方法,早年  firewire 是 有 CLOCK , 但后来 serdes起来. 只要能处理单一线PCBlayout 较好, 后来pci express  等   s-ATA 都全改serdes 方法.   Serdes 发送需展频 就加上 人工 jitter . 但收端就需“解读回来” , 以前 480M 还不需要 EQ,  但 5GHZ 到 RF 端. 光信号或不匹配 都会一堆问题,  还有就  有些线路上  低频高频特性不同, 有些高频会衰减  , TX 发射前 就“先加强”, 或是做可变  VG_AMP 去放大某些.  EQ 其实就处理收的信号强弱  .  至于RX  端 是 用 high speed ADC 去收 ?  还是multi phase 去收?    还是用高速PLL 去收?   都是技巧

powerrandy

Jason.tschen 发表于 2022-11-18 10:26
please refer to Razavi's PLL and CDR

好的，谢谢。书中会解释这一系列的算法的说明吗？还是单单说可以用某种算法设计

powerrandy

andy2000a 发表于 2022-11-18 12:05
Serdes 就clock data recovery , 把clock 隐藏data 中一种方法,早年  firewire 是 有 CLOCK , 但后来 serde ...

请教一下前辈，那这种情况下，通过算法去实现高速Serdes的设计，选取算法是根据哪些条件，或者还是说有一个通用的算法可以去实现？

andy2000a

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