请教一个VCO buffer的问题。

李畅 · 发表于 2022-10-27 21:22:21

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最近设计一个RingVCO，在不加buffer的情况下，tt 27℃下后仿提参R+C+CC 在目标振荡频率1MHz频率偏移处的相位噪声在-105dBc/Hz，然而在加了buffer优化了共模点和占空比后，仍然进行R+C+CC后仿，发现目标振荡频率下的1MHz频率偏移处相位噪声反而优化了-3dBc/Hz，居然升到了108左右。不知道是什么原因？不知道是否由于输出波形对称性变好了，仿真器认为我的VCO 尾电流管的flicker噪声转换为相位噪声的程度减弱了，这个减弱程度超过了buffer本身提供的噪声？

wandola · 发表于 2022-10-28 09:35:24

前仿真结果怎么样？上图来看看。

buffer噪声一般忽略不计，可能就0.2db的噪声。

另外pss的设置怎样。也可以换成hb/hnboise再看看。

李畅 · 发表于 2022-10-28 19:54:02

wandola 发表于 2022-10-28 09:35
前仿真结果怎么样？上图来看看。

buffer噪声一般忽略不计，可能就0.2db的噪声。

从新仿了一下发现是仿的有问题，另外毕竟cadence每一次仿真也是有误差的，实际上是后仿加buffer以后相位噪声是恶化了，前仿大概109dBc左右，下图是不加buffer时候的相位噪声，在R+C+CC的情况下。我电源电压0-1.6V，每隔100mV测一次相位噪声，然后加buffer后，基本上恶化1dBc/Hz左右，这个应该正常了吧

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