[求助] 【已解决】Cadence AMS仿真怎么导入嵌套的verilog文件

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Jessica6665

发表于 2022-10-23 07:50:20 | 显示全部楼层 |阅读模式

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本帖最后由 Jessica6665 于 2022-10-23 12:46 编辑

有一些verilog的文件，fileA.v，里面包含了若干个小module，
fileB.v，需要include fileA.v，想instantiate fileA中的一些module。
提问，该如何进行fileB和其他一些电路schematic的ams混合仿真？导入verilog code后fileB无法生成symbol。
谢谢！

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