LVS中的错误

努力学ic的小叶

1、如图，我的dummy管为什么和版图中的不能对应上，或者说对应错位置了，我的宽长比都已经设置一致了，也不知道为什么还是对应不上。
2、smic18的LVS文件的_0版本和_1版本有什么区别，为什么有的会报mim和原理图的mim2不一致的错误呢？

ClarenceCN

问题1、看下电路的dummy model和版图的dummy model是否一致，不一致的话会导致错认，出现你所说的问题，即使width/lenth 跟电路都是一样的；
问题2、mim有识别层，看下lvs 文件的两个版本是否都有对这个层次的定义，有时候版本的更新会增加对电容层次的解释和识别，其次如果2个文件都有对mim识别层次的说明，每个lvs文件对mos、电阻、电容的误差不一样，比较一下两个LVS文件的误差是否一致。如果是5的话就是5%之内都是可以的，0的话就是100%完全跟电路一致才能过lvs。

努力学ic的小叶

   

ClarenceCN 发表于 2022-10-9 14:07
问题1、看下电路的dummy model和版图的dummy model是否一致，不一致的话会导致错认，出现你所说的问题，即 ...

问题1、看下电路的dummy model和版图的dummy model是否一致，不一致的话会导致错认，出现你所说的问题，即使width/lenth 跟电路都是一样的；
问题2、mim有识别层，看下lvs 文件的两个版本是否都有对这个层次的定义，有时候版本的更新会增加对电容层次的解释和识别，其次如果2个文件都有对mim识别层次的说明，每个lvs文件对mos、电阻、电容的误差不一样，比较一下两个LVS文件的误差是否一致。如果是5的话就

感谢大佬回复！
1、版图的dummy是从电路直接generate from source 产生的，还会有model不一致的问题嘛？ 这个model要在哪里看？
2、明白了！
3、还想问问，为什么我修改原理图中的dummy管个数较少的时候，LVS仍然能过，但是如果修改的数量超过一定的量了，LVS才会报错？（正常来说，不应该是schematic一改变，lvs就会报错吗？）而一修改实体管子LVS就会立刻报错。我的LVS option里的filter都没有开启，lvs规则文件里面自带的filter unused option也都关闭了。这是怎么回事呢？

胖瓜子

顶一下

ClarenceCN

   

努力学ic的小叶 发表于 2022-10-9 21:08
问题1、看下电路的dummy model和版图的dummy model是否一致，不一致的话会导致错认，出现你所说的问题， ...

问题一、我说的model指的是比如电路dummy是p33，版图上是p18，二者不一致，如果是generate from source的话，应该不会出现model不一致问题，最好也check一下，如果一致的话，原因大概率就是版图的p33这个管子的连线出现了错误，把该mos的gate、source、drain都认真的检查一遍，有没有source、drain漏打了via导致没有接在vss或者power上，或者某一个mos管的gate悬空或者接到其他net上之类的，这些错误都会导致问题一的发生；
问题三、还想问问，为什么我修改原理图中的dummy管个数较少的时候，LVS仍然能过，但是如果修改的数量超过一定的量了，LVS才会报错？（正常来说，不应该是schematic一改变，lvs就会报错吗？）而一修改实体管子LVS就会立刻报错。我的LVS option里的filter都没有开启，lvs规则文件里面自带的filter unused option也都关闭了。这是怎么回事呢？
关于这个问题的答案就是问题二我说过的那样，修改dummy管子个数较少，少于5%，lvs也是过的，超过一定量大于误差5%，lvs就会报错，schematic一改变，lvs就会报错是需要在lvs cmd file里关于mos 管子的误差是0才会发生，你看下你的lvs cmd file关于mos管子的误差大概率是5%。看的位置如图。你的lvs cmd file这里应该不都是0。

努力学ic的小叶

   

ClarenceCN 发表于 2022-10-10 09:18
问题一、我说的model指的是比如电路dummy是p33，版图上是p18，二者不一致，如果是generate from source的 ...

问题一、我说的model指的是比如电路dummy是p33，版图上是p18，二者不一致，如果是generate from source的话，应该不会出现model不一致问题，最好也check一下，如果一致的话，原因大概率就是版图的p33这个管子的连线出现了错误，把该mos的gate、source、drain都认真的检查一遍，有没有source、drain漏打了via导致没有接在vss或者power上，或者某一个mos管的gate悬空或者接到其他net上之类的，这些错误都会导致问题一的发生；
问题三、关于这个问题的答案就是问题二我说过的那样，修改dummy管子个数较少，少于5%，lvs也是过的，超过一定量大于误差5%，lvs就会报错，schematic一改变，lvs就会报错是需要在lvs cmd file里关于mos 管子的误差是0才会发生，你看下你的lvs cmd file关于mos管子的误差大概率是5%。看的位置如图。你的lvs cmd file这里应该不都是0

感谢大佬的回复！
1、我检查了一遍好像都没有错，我后来用bind和unbind改绑了schematic和layout的器件对应关系，这样子会有什么影响吗？
3、大佬猜的不错，我的lvs文件的误差确实是百分之五，但是我修改某些管子的dummy个数改一个就会报错，而改某几个管子的dummy个数从78到16都不会报错，应该早就超过了这个百分之5的误差允许量了吧，这是怎么回事呢？

ClarenceCN

   

努力学ic的小叶 发表于 2022-10-11 14:55
问题一、我说的model指的是比如电路dummy是p33，版图上是p18，二者不一致，如果是generate from source的 ...

1、改绑的话应该不受影响，再仔细检查其他的dummy的个数、model是不是完全一样，其他的dummy的gate、s、d是不是完全没有错误，这些也会导致问题一的错误；其次就是你报错误这里有没有盖其他layer，比如nt_n啊，psub2等等类似这种层次的不容易被发现的，因为这些layer由于display的不同，有些是不容易发现的，仔细检查看看；3、出现这个问题的原因可能是你的lvs option把gate、s、d都接一起的mos过滤了，所以只要mos的三断接在一起，你改与不改，有多少个mos，lvs都是不检查的。看下你这是不是对号没有点，下面所有的是全黑的，如果是这样的话，MOS 三端接一起，个数改成多少个都不会报lvs 错误，正确的做法是Filter Unused Device Options 前面要点对号，然后下面的AB 这个选项前面的 L S 不能选中，如图就是正确的option 开关。如果Filter Unused Device Options 前面打了对号，但是AB 前面的L S也打了对号，那结果也是一样的，MOS的gate、s、d 3端接一起的话，不管改多少dummy都不会lvs 错误。