开环时钟的jitter对dsm的影响

没人我来顶 · 发表于 2022-7-21 10:55:15

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大佬们好，如果3个inv做成的osc给dsm当时钟，dsm是dt的，实际流片会发现snr结果没有预期那么好，我们基本推测是时钟的问题，如果我知道噪声模型的画，我可以带到模型进行建模仿真，从而知道jitter对adc的影响，问题是对于这个开环osc，他的输出噪声其实1/f占大比，从1mhz积分和从1uhz积分的结果都不一样，请问我应该如何在cadence吧这个噪声给真实的仿真出来呢？

knowworlds · 发表于 2022-7-21 11:23:26

就是Input reference noise吧。我的理解是你要把DSM的transfer function写一下，应该是有带宽的？然后根据带宽积这个osc的phase noise。看感兴趣部分的contribution这样。我对DSM的理解不太行，很久没接触了。仅供参考。

一直走吧 · 发表于 2022-7-21 18:55:58

时钟jitter有多大呢？

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