我用virtuoso 跑AMS仿真器的时候，卡在run就不动了，有大佬知道为什么吗

yjy123 · 发表于 2022-7-21 00:23:11

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就一个数字模块放到virtuoso的AMS仿真器去仿真，该模块在之前的modelsim上已经得到了正确的仿真验证

amodaman · 发表于 2022-7-21 09:52:23

这是Verilog/VHDL代码的问题。很多简洁的语句在AMS这边是看不懂的（比如等待所有信号*的上升沿），所以要等的event一直没等到，一直在等，就出现这个现象了。

黄焖鸡 · 发表于 2022-7-21 10:10:59

amodaman 发表于 2022-7-21 09:52
这是Verilog/VHDL代码的问题。很多简洁的语句在AMS这边是看不懂的（比如等待所有信号*的上升沿），所以要等 ...

haha您真是大佬，好多提问帖子下面都见到您了

yjy123 · 发表于 2022-7-21 16:38:42

amodaman 发表于 2022-7-21 09:52
这是Verilog/VHDL代码的问题。很多简洁的语句在AMS这边是看不懂的（比如等待所有信号*的上升沿），所以要等 ...

好的我去看看，但是我跑modelsim的时候就没有问题。这个数字模块，我只是想把作为一个testbench，给我后仿给输入给激励的模块
，这样可以吗

amodaman · 发表于 2022-7-21 18:50:36

yjy123 发表于 2022-7-21 16:38
好的我去看看，但是我跑modelsim的时候就没有问题。这个数字模块，我只是想把作为一个testbench，给我后 ...

在很多情况下确实是在数字流程里面运行完全没有问题，但是到了AMS这里就会出现这种卡住不前的情况，我们的经验就是数字代码的风格问题。AMS这边预期的数字代码是极其简单规范的写法，很多新的features，特别是SystemVerilog里面的东西，AMS是不懂的。要解决停止不前的问题，关键就是看那几句 @ posedge () 或者 @ negedge () 等地方。

greener · 发表于 2023-6-20 20:11:41

一个数字模块放到这里面来仿真什么呢

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