请问为什么sigma delta调制器理想和实际开关仿真差别很大

ll980623 · 发表于 2022-6-2 21:20:11

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本帖最后由 ll980623 于 2022-6-2 21:20 编辑

搭了一个二阶的CIFF结构的SDM，运放是晶体管的，开关是理想的，比较器是Veriloga，如图所示：
L~K[`L(B@[0XRS]`B5EP]3U.png

仿真结果如图：

因为设计运放的时候留的余度较大，结果和理想差不多，运放应该没啥问题
然后我把理想开关换成了实际的，跟信号相关的用的自举，不相关的用的CMOS，采用提前断开时序，τ值也给的很大，单独仿真采样开关ENOB可以达到18.65bit：
$66T)6Q{$U{Q_V{S10B(Q`XK.png$
但是我把搭的开关加到了电路中，除了比较器是Veriloga其他都是晶体管：
DKV2AF9]C9`BCV3[$`MQ]NM.png