求教VCS混合仿真遇到的XMRE问题

1304284523

本人混合环境大致是verilog-top，xdut用spice
参考手册格式定义访问模拟模块中的某个节点，如下图所示，但是报错了




错误报告如下：
Error-[XMRE] Cross-module reference resolution error
    Error found while trying to resolve cross-module reference
    token 'xIcenter'. Originating module 'host', first module hit 'test'.
    Source info: assign secsi0 = test.xdut.xicenter.xitmblk.tsecsi0;

网上查资料，尝试各种方法。
个人分析猜想：
模拟模块是不是只能打到一层的节点，更深的层次达不到？按照手册的格式top.i1.i2.x1.clk，这里i开头的表示是数字模块的层测，x开头表示模拟模块的层，只有1层。
而我的，xicenter.xitmblk都是xdut模拟块更深的层次

有没有精通的大佬，能解惑一下，该如何打到更深的模拟节点呢？

1304284523

已解决，路径知认小写，不论模拟网表中，模块名是否为大写

juneshang

1304284523 发表于 2022-7-27 13:53
已解决，路径知认小写，不论模拟网表中，模块名是否为大写

如果模拟spice中有个信号是d<0>，这时hierarchy怎么写？应该不支持top.i1.i2.x1.d<4>这种写法把？

jchhg

一般是仿真tb 文件和 仿真吃的库文件不对应导致：比如仿真库文件少吃一部分*.v，但是生成tb的时候有这一部分*.v，这个时候Vcs完成编译后，用tb 进行仿真的时候，会发现有一部分的hierarchy 路径找不到，检查一下生成tb和仿真吃的库文件是否一致问题基本解决。

jchhg

Vcs 在仿真的时候会拿TB 去仿真编译的simv，这里面生成TB会用到一个file list/库，编译生成simv 会用到一个file list/库，造成XMRE的原因一般是由于生成simv 的file list相比较生成TB的file list有缺失，导致开始仿在simv中找不到TB所需求的hierarchy，对比一下确认这俩file list/库文件是否一致一般能解决问题