求问sar adc中的数字控制逻辑

一切随心

用MOS搭出来的D触发器，形成的控制逻辑会产生噪声，使得噪底偏高吗？如果会的话，有什么方法可以减小产生的噪声，降低噪底来增加有效位数吗

wkp1992101

不会

一切随心

wkp1992101 发表于 2022-5-6 13:11
不会

谢谢您的回答，请问我先开始用理想verilog写的代码，有效位数达到要求，加入了实际的时序电路后，有效位数降低了1点几位，离要求还差些，并且明显看到噪底比之前的高。如果不会的话，应该如何提高有效位数呢？我现在的想法可能还是改进时序电路部分，但不知道怎么改进了

wkp1992101

一切随心 发表于 2022-5-6 17:39
谢谢您的回答，请问我先开始用理想verilog写的代码，有效位数达到要求，加入了实际的时序电路后，有效位 ...

检查下你搭的逻辑电路的驱动能力够不够，再就是看看时序是否完全正确，对着时钟逐个周期看，看看是哪一步出问题了。你可以对比看使用实际电路和使用verilog code时的仿真结果。

一切随心

wkp1992101 发表于 2022-5-7 09:18
检查下你搭的逻辑电路的驱动能力够不够，再就是看看时序是否完全正确，对着时钟逐个周期看，看看是哪一步 ...

已经检查过，逻辑功能是正常实现的，逻辑电路里也加了缓冲器来提高驱动能力，可能是给的驱动还不够，我再试试，谢谢您！