在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
EETOP诚邀模拟IC相关培训讲师 创芯人才网--重磅上线啦!
查看: 1742|回复: 4

[求助] 求问sar adc中的数字控制逻辑

[复制链接]
发表于 2022-5-6 11:35:35 | 显示全部楼层 |阅读模式
3资产
用MOS搭出来的D触发器,形成的控制逻辑会产生噪声,使得噪底偏高吗?如果会的话,有什么方法可以减小产生的噪声,降低噪底来增加有效位数吗

最佳答案

发表于 2022-5-6 11:35:36 | 显示全部楼层
不会
 楼主| 发表于 2022-5-6 17:39:29 | 显示全部楼层


谢谢您的回答,请问我先开始用理想verilog写的代码,有效位数达到要求,加入了实际的时序电路后,有效位数降低了1点几位,离要求还差些,并且明显看到噪底比之前的高。如果不会的话,应该如何提高有效位数呢?我现在的想法可能还是改进时序电路部分,但不知道怎么改进了
发表于 2022-5-7 09:18:34 | 显示全部楼层


一切随心 发表于 2022-5-6 17:39
谢谢您的回答,请问我先开始用理想verilog写的代码,有效位数达到要求,加入了实际的时序电路后,有效位 ...


检查下你搭的逻辑电路的驱动能力够不够,再就是看看时序是否完全正确,对着时钟逐个周期看,看看是哪一步出问题了。你可以对比看使用实际电路和使用verilog code时的仿真结果。

 楼主| 发表于 2022-5-7 14:07:18 | 显示全部楼层


wkp1992101 发表于 2022-5-7 09:18
检查下你搭的逻辑电路的驱动能力够不够,再就是看看时序是否完全正确,对着时钟逐个周期看,看看是哪一步 ...


已经检查过,逻辑功能是正常实现的,逻辑电路里也加了缓冲器来提高驱动能力,可能是给的驱动还不够,我再试试,谢谢您!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 19:31 , Processed in 0.019482 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表