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[原创] TCAS-II主编邀稿:极低抖动频率综合器的多速率时间戳建模:A Tutorial

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发表于 2022-4-30 05:47:41 | 显示全部楼层 |阅读模式

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本帖最后由 JoyShockley 于 2022-5-5 23:24 编辑

我们第二篇TCAS-II主编邀稿上线(第一篇邀稿 Flicker Phase Noise Tutorial 已经连续16个月TCAS-II下载量第一名)
https://ieeexplore.ieee.org/document/9765581 (Open Access)

xx.png

继实现振荡器闪烁相噪理论统一后,我们再次实现频率综合器的相噪理论一统。

引入全新的 “双z变量多速率时间戳建模”,将几乎全部频率锁定技术(特别是极低抖动,高带宽),如:亚/采样模拟PLL,全数字PLL,注入锁定/电荷分享锁定,纳入到统一的理论框架,为设计6G通信所需的sub-50fs抖动频综,提供系统的理论指导。

我们认为,基于ADC的ADPLL和电荷分享锁定技术,将是极低抖动的先进CMOS工艺频综的重要发展趋势。

(特别地,基于新模型,我们厘清了经典架构 “亚采样锁相环” 中长期存在的关于 “电荷泵噪声不被放大N^2倍” 的理论迷思(myth)。)


1. 双z变量多速率时间戳建模基础
1X.png

2. 极低抖动,高带宽APLL建模
2.png

3. 电荷分享锁定,注入锁定建模
3.png

4. 计算结果和时域仿真结果验证
4.png


发表于 2022-4-30 19:58:34 | 显示全部楼层
牛人啊,厉害
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发表于 2022-5-13 10:27:05 | 显示全部楼层
強力推薦您這篇大作,小弟覺得可以跟另一篇文章參照看:
L. Avallone, M. Mercandelli, A. Santiccioli, M. P. Kennedy, S. Levantino, and C. Samori, “A comprehensive phase noise analysis of bangbang digital PLLs,” IEEE Transactions on Circuits and Systems I:Regular Papers, vol. 68, no. 7, pp. 2775–2786, 2021.
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发表于 2022-5-3 21:26:53 | 显示全部楼层
nice!
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发表于 2022-4-30 09:55:17 | 显示全部楼层
楼主牛哇
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发表于 2022-4-30 12:09:18 | 显示全部楼层
学习一哈
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发表于 2022-4-30 22:07:40 来自手机 | 显示全部楼层
最新理论
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发表于 2022-5-1 10:24:36 | 显示全部楼层
胡老师厉害,学习一下
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发表于 2022-5-2 09:03:20 | 显示全部楼层
good topic
3q3q for share~
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发表于 2022-5-4 09:35:43 | 显示全部楼层
胡老师,目前有sub-50fs的cmos PLL吗?
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发表于 2022-5-5 08:45:50 | 显示全部楼层
thanks
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