Verilog AMS仿真问题

吃纸 · 发表于 2022-4-21 23:47:14

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connect rule应该设置好了，Verilog模块还是不能正常工作，报错：Could not determine discipline for this expression。请问是什么问题导致呢？和最后这张图的stopview有关吗？

吃纸 · 发表于 2022-4-21 23:48:37

新换的工艺库，出了问题，之前用SMIC没有遇到。

amodaman · 发表于 2022-4-22 03:22:02

应该是所设置的connectRule给仿真器提供的信息不完整导致的，要查看所设置的connectRule具体的参数设置才知道，或者换一个可用的connectRule

吃纸 · 发表于 2022-4-22 10:11:29

amodaman 发表于 2022-4-22 03:22
应该是所设置的connectRule给仿真器提供的信息不完整导致的，要查看所设置的connectRule具体的参数设置才知 ...

我换了rule可以跑了，感谢！

amodaman · 发表于 2022-4-22 12:26:38

吃纸发表于 2022-4-22 10:11
我换了rule可以跑了，感谢！

Nice

潘包子铺 · 发表于 2022-4-29 17:09:10

amodaman 发表于 2022-4-22 03:22
应该是所设置的connectRule给仿真器提供的信息不完整导致的，要查看所设置的connectRule具体的参数设置才知 ...

你好~请教一下另一个关于ams仿真的问题，就是我设置的/Simulation/Options/AMS simulator里读取的Verilog.v文件，语句中有'include "defines.vh"，这个“define.vh "ams仿真会不认。。然后define.vh文件里面'define T2语句中，T2也是报不符合。。现在就不知道是不是哪里还需要设置一下~

amodaman · 发表于 2022-4-29 17:44:41

潘包子铺发表于 2022-4-29 17:09
你好~请教一下另一个关于ams仿真的问题，就是我设置的/Simulation/Options/AMS simulator里读取的Verilog ...

第一个错是路径问题，没找到文件。

第二个错是说编译不了SystemVerilog的代码，需要在编译的时候加一个命令行开关 -sv，在GUI界面上。

潘包子铺 · 发表于 2022-5-5 15:04:19

amodaman 发表于 2022-4-29 17:44
第一个错是路径问题，没找到文件。

第二个错是说编译不了SystemVerilog的代码，需要在编译的时候加一个 ...

感谢答复！第一点，我是直接将数字top verilog代码中包含的子模块，通过ADE L界面中 Simulation→Options→AMS Simulation选择相应子模块数字.v文件路径读进去的。例如p16_core 是一个子模块，图中是它的verilog截图。这一行'include "defines.vh" ，AMS仿真没有认出这个文件，是需要填入绝对路径吗？
还有第二个加这个的具体操作是如何呢，没有用过GUI界面，还不会打开。。见谅见谅

潘包子铺 · 发表于 2022-5-5 15:05:52

amodaman 发表于 2022-4-29 17:44
第一个错是路径问题，没找到文件。

第二个错是说编译不了SystemVerilog的代码，需要在编译的时候加一个 ...

接上回答

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