请问大规模数字电路比如CPU的版图可以自动生成吗？

红红的西瓜

      请问大规模数字电路（比如CPU）的版图是否可以自动生成，如果可以，一般是用什么软件？如果不可以，规模这么大，版图还需要一个一个管子调出来？

yuxidaliumang

你说的是pr??

红红的西瓜

yuxidaliumang 发表于 2022-3-16 16:20
你说的是pr??

      查资料得知，pr是place and route,即布局布线。
      本人做的是模拟，模拟版图在cadence下一个一个管子调出画，最近项目上涉及到数字的模块，便有这样的疑问，或者说不知道数字版图设计的流程是怎么样的。
      对数字项目流程不清楚，还请您耐心指点。您说的pr，布局的最小单位是什么呢？是一个个管子，一个个模块，还是数字前端提供过来的门级网表的门级电路？一般数字后端也可以在vivado中进行吗？另外，像pr，是否有某些模块的自动布局，以减小工作量？
      期待您的答复。

yuxidaliumang

抱歉,具体的我也不清楚

红红的西瓜

yuxidaliumang 发表于 2022-3-16 17:14
抱歉,具体的我也不清楚

那一起学习进步

幽影

我知道的，pr最小单位是门级电路，但这个门级电路是直接调用fab厂提供的标准单元库还是自己画是看自己需求的。
vivado没接触过，pr用的工具一般是Synopsys的ICC或者cadence的innovus（encounter）。
自动布局布线目前还是以大规模数字为主吧，模拟没见到过，也许是我刚进入行业不久，没见识到。
数字的流程差不多就是，前端提供线路/verilog，后端准备好stdcell库，在软件上划定模块大小、范围，自动布局布线，针对性调整，时序优化什么的。
这些在论坛后端设计那个分区里都有的。

红红的西瓜

幽影 发表于 2022-3-16 17:34
我知道的，pr最小单位是门级电路，但这个门级电路是直接调用fab厂提供的标准单元库还是自己画是看自己需求 ...

感谢回答！学习了

不谓侠

RAM ROM 手动画，画好之后需要在PR软件上手动place，其他门的cell 基本全自动place啦，电路那边会给出.v，时序约束什么的

轩辕志瑜

现在的数字电路动不动就是亿门级的不靠软件自动生成版图难道要手工画？？？（那估计画个五六十年都不一定能画得完），只要verilog代码是通过前端流程证明没啥问题的，那只要在写一下后端要用到的一些脚本和物理验证规则就行。现在业界在流行RTL2GDSII， 估计你要的是这个。

music666

数字芯片很多都是通过综合后自动布线的，不过需要时序约束、布局等等操作