带trim的LDO的DVS仿真

Razavi_319

有一个LDO，现在在仿DVS。
就是给个状态机从0000到1111的跳变。然后看输出波形的变化。现在仿真周期是500nS，
状态机就是vpulse的方波信号按需加延迟。
在按step跳变的过程中某些code的时候会出现下掉的情况。
不知道是什么原因，并且带载越大的时候下掉的越多
上升DVS还是下降DVS都会出现这样的问题。
有没有高手解答一下。

Razavi_319

下降

下降DVS就更明显了，感觉都是产生在边沿、
不知道是不是我时钟设置的问题-

sea11038

不知道你说的DVS是什么意思，但大概知道你的意思。一个是仿真的step太短了，500ns就切换，LDO可能都来不及稳定吧？第二，8bit的trim控制字，相当于一个8bit的DAC了，很难保证线性吧？电路上能看出来每次从x0111111到x1000000之间的跳变都有问题，这不就相当于DNL大于1LSB了么；还有就是，什么LDO需要这么细的trim和这么大的trim范围？真这样还不如直接做个不失码的8bit的DAC了。

Razavi_319

sea11038 发表于 2022-1-27 22:50
不知道你说的DVS是什么意思，但大概知道你的意思。一个是仿真的step太短了，500ns就切换，LDO可能都来不及 ...

这个周期是有档位切换的。这里设定最大的就是500nS。那应该是我状态机的问题嘛。我就直接用vpulse电流源手控它的延迟，达到的0000-1111的这种效果。这是最大两个bit的交错点，还有最小两个bit的设置参数。

sea11038

Razavi_319 发表于 2022-1-28 10:01
这个周期是有档位切换的。这里设定最大的就是500nS。那应该是我状态机的问题嘛。我就直接用vpulse电流源 ...

主要是搞不清楚你设计的电路用在哪里，要干什么