[已解决]为什么SV写的两个monitor收集的数据时间是一样的

ytcxzh928

求助！！DUT的输入输出我用两个monitor收集的时候，按理mon_i是先收集好，mon_o是后收集好的才是啊，为什么我的两个monitor是同时收集好信号发给re和sc的？？是按白皮书给的例子搭的
用的是白皮书的DUT：

monitor：

scoreboard里看两个tr的时间也是同时的：

env里已经例化了两个不同的mon，也用了不同intf了：

仿真的结果，显示上面两个mon收集好信号的时间是同时的：

verdi里看信号是正常的啊，这个相同的时间看起来就像是两个mon全是收集DUT输入信号一样，看了半天也不知道从哪里查，希望各位大佬能指点一下！！

飞翔的马甲

看一下你例化的地方，interface怎么连的

ytcxzh928

飞翔的马甲 发表于 2021-11-22 09:43
看一下你例化的地方，interface怎么连的

好的，感谢大佬！！

intf定义：

top例化：

test：

env：



verdi波形：

sfc19910705

检查一下vif_o

ytcxzh928

sfc19910705 发表于 2021-11-22 11:31
检查一下vif_o

有检查没看出来问题，上面发了intf的连接，大佬能帮我看下吗

飞翔的马甲

ytcxzh928 发表于 2021-11-22 11:07
好的，感谢大佬！！

intf定义：

你这个波形上的valid，是vif_o的valid吗？如果是vif_o的valid，就有点不对哦

飞翔的马甲

我怀疑跟你interface里面没有定义modport有关，你定一下modport试试（假设分别为drv_cb和mon_cb），drv_cb里面信号定义为output方向，mon_cb里面信号定义为input方向。在drv和mon里面分别使用drv_cb和mon_cb里面的信号，而不是直接使用bus里面的信号。

sfc19910705

ytcxzh928

飞翔的马甲 发表于 2021-11-22 15:26
我怀疑跟你interface里面没有定义modport有关，你定一下modport试试（假设分别为drv_cb和mon_cb），drv_cb ...

抱歉，verdi里漏放个valid信号了，是这张，上面的图是mon_i的


用了modport还是不行。。

ytcxzh928

sfc19910705 发表于 2021-11-22 18:08

抱歉，verdi的图里漏了个vif_o的vaild信号，上个图里的valid是vif_i里面的，后面的回复补了个完整的截图，vif_o的vaild信号和data是同时的