SMIC40工艺导入.sp文件生成电路晶体管尺寸与文件尺寸不一致

Oneyi0000

如题，本人最近在做一个项目，需要导入一个40nm的.sp文件，但是生成的电路晶体管尺寸始终不对。如下图，是.sp文件的部分内容，///////////////////////////////////////////////////////////////////////////////.SUBCKT PVDD1CAPRN VSS SAVSS SVDD1CAP SAVDD
XX51 SVDD1CAP 6 SAVSS SAVSS n11ll_ckt w=2.9e-05 l=9e-08
XX52 SAVSS 2 SAVSS SAVSS p25ll_ckt w=1e-05 l=6.5e-06
XX53 SAVSS 2 SAVSS SAVSS p25ll_ckt w=1e-05 l=6.5e-06
XX55 34 16 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX56 26 16 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX57 26 17 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX58 27 17 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX59 27 18 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX60 28 18 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX61 28 19 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX62 29 19 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX63 29 20 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX64 2 20 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6
XX65 SVDD1CAP 21 SAVSS rpposab_3t_ckt w=4e-07 l=2.86e-05 mismod=1 flag_cc=0 fr=46770.6

XX75 SAVSS 2 6 SAVSS n25ll_ckt w=1.8e-06 l=2.8e-07
XX76 6 2 SAVSS SAVSS n25ll_ckt w=1.8e-06 l=2.8e-07
XX77 SAVSS 2 6 SAVSS n25ll_ckt w=1.8e-06 l=2.8e-07
XX78 6 2 SAVSS SAVSS n25ll_ckt w=1.8e-06 l=2.8e-07
XX79 SAVSS 2 6 SAVSS n25ll_ckt w=1.8e-06 l=2.8e-07
XX80 6 2 SAVSS SAVSS n25ll_ckt w=1.8e-06 l=2.8e-07
XX81 SVDD1CAP 2 6 SVDD1CAP p25ll_ckt w=2.5e-06 l=2.8e-07
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.SUBCKT PVSS1CAPRN VSS SAVDD SVSS1CAP SAVSS
DD0 SAVSS SVSS1CAP ndio25ll AREA=4.942e-11 PJ=5.30314e-05 m=1
DD6 SVSS1CAP SAVSS pdio25ll AREA=4.942e-11 PJ=5.30314e-05 m=1
DD7 SVSS1CAP SAVDD pdio25ll AREA=6.472e-11 PJ=6.83314e-05 m=1
DD8 SVSS1CAP SAVSS pdio25ll AREA=4.942e-11 PJ=5.30314e-05 m=1
.ENDS

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n11ll_ckt,p25ll_ckt,n25ll_ckt是晶体管，rpposab_3t_ckt为电阻，ndio25ll和pdio25ll为二极管。以下为书写的device.map文件///////////////////////////////////////////////////////////////
-- Device Mapping file generated from SpiceIn GUI
devSelect := n11ll_ckt n11ll_ckt
        propMatch := subtype  VSS SAVSS SVDD1CAP SAVDD
        propMap    := w w l l
devSelect := p25ll_ckt p25ll_ckt
       propMatch := subtype  VSS SAVSS SVDD1CAP SAVDD
        propMap    := w w l l
devSelect := rpposab_3t_ckt rpposab_3t_ckt
        propMatch := subtype  VSS SAVSS SVDD1CAP SAVDD
        propMap    := w w l l           
devSelect := n25ll_ckt n25ll_ckt
        propMatch := subtype   VSS SAVSS SVDD1CAP SAVDD
        propMap    := w w l l  
devSelect := ndio25ll ndio25ll      
        propMatch := subtype  VSS SAVDD PAD SAVSS SVSS1CAP
        propMap    := AREA area
devSelect := pdio25ll pdio25ll      
         propMatch := subtype  VSS SAVDD PAD SAVSS SVSS1CAP
         propMap    := AREA area

///////////////////////////////////////////////////////////////
导出的电路中n11ll_ckt,p25ll_ckt,n25ll_ckt晶体管，ndio25ll和pdio25ll二极管尺寸全部一样，都是默认的尺寸，但是rpposab_3t_ckt电阻尺寸却成功了，也参考了论坛内前辈们的经验教程 https://bbs.eetop.cn/thread-469052-1-1.html，也用了前辈所提供的code，但是依然不行。也尝试过直接在电路中更改晶体管的尺寸使之与文件尺寸一致，但是这样根本无法修改电路。

实在是找不到解决办法了，还请各位大佬看一看，到底这个问题怎么解决。

kaikanertan

不一定能解决你的问题，有两个建议。
1、要用device map对sp中W,L 和调用的pdk cell的W, L 进行match
2、要回读，即自动刷新一下调用的cell

Oneyi0000

kaikanertan 发表于 2021-11-17 13:58
不一定能解决你的问题，有两个建议。
1、要用device map对sp中W,L 和调用的pdk cell的W, L 进行match
2、要 ...

你好，谢谢解答。第一个match试了很多调用的pdk 的cell ，但是均不行，所以最后还是只用了 w w l l表示第二个要回读，请问如何自动刷新一下调用的cell啊，这一步我没操作，或许是这一步出了问题？

tang66521

就是Finger Width(fw)的问题，w = fw * finger, 没有定义fw的话，无法计算w。你后面找的那个帖子是能解决问题的，仔细认真的再看看吧

Oneyi0000

tang66521 发表于 2021-11-17 15:20
就是Finger Width(fw)的问题，w = fw * finger, 没有定义fw的话，无法计算w。你后面找的那个帖子是能解决问 ...

好的，那我再仔细看看前辈们的帖子，重新看看fw怎么添加，谢谢解答