verilog语句新手求助

xuwenwei

最近项目要求需要写behavior model，看前辈写的verilog语句，不太理解。
logic [94:0] sr;
always_ff @(posedge CLK, negedge RSTB)
   begin
      if (!RSTB)                    sr = '0;
      else sr = {sr[93:0], STR};
    end

其中STR是给个初始的pulse，我想问上面的语句最终得到的sr[94:0]是什么波形，我的理解是CLK的上升沿采样一次，那么sr[0]是不是对STR采样，那么sr[1]对谁采样呢，结果应该就是从低到高的波形，不会是个pulse。
为什么仿真出来的波形，是pulse移位呢？纯新手求教。

luciano

这是一个移位寄存器，时序逻辑电路（即使用边沿作为触发信号而不是电平）应该用<=赋值，而不是=，不然可能出问题。详细的功能是把sr的所有位都左移一位，最低位移入STR。
更详细的语法说明：
{}：花括号是拼接运算符，比如{2'b10, 3'b111}的结果是5'b101111
<=：非阻塞赋值，该赋值语句先计算语句块内部所有右边表达式的值，再将值赋给左边寄存器变量

xuwenwei

luciano 发表于 2021-9-7 21:17
这是一个移位寄存器，时序逻辑电路（即使用边沿作为触发信号而不是电平）应该用 ...

感谢大神解答！再问一个问题，语句中output logic [9:0] CH1;..........
output logic [9:0] CH2200；
input  logic [119:0]  DATA；
latch[0]=DATA; ............
latch[94] = DATA;
assign latch_out = latch[94:0]；
assign CH0 = latch_out[0];
assign CH2200 =latch_out[2200]

我想问这里 定义了CH*为10bit数据, 然后有条件的（这里没写条件）将120bit的DATA赋值给latch

，我想问最后的语句中CH*赋值的latch_out[0] 是latch[0]中的前10个bit吗，然后依次CH1就是下面10个bit，然后当120个bit用完后就用CH2里面的120bit。这里是这么智能的赋值的吗？

xuwenwei

luciano 发表于 2021-9-7 21:17
这是一个移位寄存器，时序逻辑电路（即使用边沿作为触发信号而不是电平）应该用 ...

大神求解答，谢谢！

luciano

xuwenwei 发表于 2021-9-8 08:41
感谢大神解答！再问一个问题，语句中output logic [9:0] CH1;..........
output logic [9:0] CH2200；
inp ...

没试过，但大概率没有这么智能，就算有这么智能，不要这么做最好等位赋值，不然仿真结果和你预期的会不一样

xuwenwei

luciano 发表于 2021-9-10 14:02
没试过，但大概率没有这么智能，就算有这么智能，不要这么做最好等位赋值，不然仿真结果和你预期的会不一 ...

好的 所以最好还是写成
assign CH0 = latch_out[0][9:0],即0里面的前10个bit
assign CH1 = latch_out[0][19:10] 即0里面的接着10个bit
对吧

luciano

或者用拼接操作符，assgin {CH0, CH1} = latch_out[0][19:0]，和你这两句的效果是一样的

xuwenwei

luciano 发表于 2021-9-10 15:13
或者用拼接操作符，assgin {CH0, CH1} = latch_out[0][19:0]，和你这两句的效果是一样的 ...

你这种更方便，谢谢大神回复。