NS_SAR ADC时钟产生电路

jx2016 · 发表于 2021-9-6 16:26:52

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本人在尝试复现一个噪声整形SAR ADC,想请教下各位大佬，这里的控制时钟clk0~clk3是怎么产生，有没有类似的比较经典的电路分享一下

jx2016 · 发表于 2021-9-6 16:46:58

呃，咋发了两遍图。。。

.c同学 · 发表于 2021-9-6 20:17:17

楼主你好，你知道这篇论文里的比较器g1,g2是指饱和区的吗还是工作时候的，工作时候是在线性区，我仿真了并不是1：3：12，请问你怎么理解？

cceenn · 发表于 2021-9-7 16:08:52

segma delta + sar的结构ADC。
cks 是SH时钟。、，是大时钟。
ck0~3是控制和反馈时钟。和SH同源产生。可以通过计数器进行设计

。
ckc，是转换时钟，是小时钟，是osc产生的时钟。

wandola · 发表于 2021-9-7 16:39:34

楼主把论文发出来大家学习一下哈

时钟是很好产生的，最简单的方式是用一个高频时钟通过dff产生

jx2016 · 发表于 2021-9-7 16:54:41

这篇论文

jx2016 · 发表于 2021-9-7 16:56:25

wandola 发表于 2021-9-7 16:39
楼主把论文发出来大家学习一下哈

时钟是很好产生的，最简单的方式是用一个高频时钟通过dff产生 ...

ADC内部自己产生高频时钟吗，用OSC？

jx2016 · 发表于 2021-9-7 16:59:33

.c同学发表于 2021-9-6 20:17
楼主你好，你知道这篇论文里的比较器g1,g2是指饱和区的吗还是工作时候的，工作时候是在线性区，我仿真了并 ...

工作的时候吧，但感觉增益的比例没这么准

jx2016 · 发表于 2021-9-7 17:01:40

cceenn 发表于 2021-9-7 16:08
segma delta + sar的结构ADC。
cks 是SH时钟。、，是大时钟。
ck0~3是控制和反馈时钟。和SH同源产生。可以 ...

谢谢回复，用计数器会不会很麻烦。。。

cceenn · 发表于 2021-9-10 09:39:42

jx2016 发表于 2021-9-7 17:01
谢谢回复，用计数器会不会很麻烦。。。

数字电路产生。你要写verilog。逻辑比较复杂。自己必须想清楚。这样的电路肯定是数模混合设计。输出滤波器也需要写一下。
之前做了一个这样的ADC，也是半抄的。我一直不太清楚NSSAR的优势在哪儿？layout设计容易实现？
功耗比传统 sar还差。精度也没有本质提升，输入低噪声也无法真正的降低？高精度低速的ADC，直接用SD 就可以了。
感觉没有什么特别适合使用的地方。蛮怪异的。

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