振荡器反相器的驱动能力

Murphy_001

1.我看到书本上写的说Vcont从VDD开始下降时，falling edge时间会逐渐增加？我仿真也看到了这个问题，请问这是什么原因？为什么对rising edge没有影响？

2. 还有下面加了一个bias管为什么降低振荡频率？
谢谢大神，刚接触PLL，还有好多不懂的东西。

xuwenwei

新人回答 Vcount 下降的时候 nmos 的抽电流下降，自然下降沿会增加
下面加一个bias 不是为了可以根据bias的大小来调节频率的吗？
顺便问下什么书 我也想学习学习PLL

Murphy_001

xuwenwei 发表于 2021-9-1 15:07
新人回答 Vcount 下降的时候 nmos 的抽电流下降，自然下降沿会增加
下面加一个bias 不是为了可以根据bias ...

上升沿不受影响么？拉扎维的Design of CMOS phase-locked loops。

xuwenwei

Murphy_001 发表于 2021-9-1 15:49
上升沿不受影响么？拉扎维的Design of CMOS phase-locked loops。

上升沿大部分都是看上面的pmos，你上面pmos没变，几乎就没啥影响

tianruo

书上不是也解答了吗？下面两个级联的nmos，相当于增大了nmos的length，泄放电流变小，下降沿就变缓了。