sigma deltaADC频谱问题

VincentLsy · 发表于 2021-7-18 18:55:40

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最近在仿一个二阶1bit的SDADC，用的VerilogA写的运放和比较器，理想的开关，现在仿出来只有8b左右，噪底感觉有点高，并且PSD看起来有点奇怪，红圈部分周期性变化。请问一下大家这是什么原因，没有加tran noise。fs=6.144M，N=65536，fin=（7*6.144M）/65536。

方块forever · 发表于 2021-7-18 20:14:45

好像仅从现有的信息来看很难说是哪里出错了。我感觉要么是哪里的逻辑没有控制对，要么是你的理想运放出了问题。我没有用过VerilogA写的运放，恐怕你得仔细找一找哪里错了。

VincentLsy · 发表于 2021-7-19 10:44:38

方块forever 发表于 2021-7-18 20:14
好像仅从现有的信息来看很难说是哪里出错了。我感觉要么是哪里的逻辑没有控制对，要么是你的理想运放出了问 ...

时序逻辑看了一下没有问题，积分器没有饱和，不知道哪出了问题

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