传输门开关中衬底偏置效应的消除

vbstar

工艺使用TSMC 0.18的高压工艺，VDD=15,VSS=-15。如图所示：

输入信号为+10或者-10，在+10情况下，PMOS导通，输出为10v，此时NMOS的VBS约为-25，带来的阈值电压为10v，而VGS为5v则不能导通，
在-10v的情况下，NMOS导通，输出为-10，此时PMOS的阈值电压为-4，同时NMOS的阈值电压为4，PMOS同样导通。
现在在思考在P阱工艺下，降低衬底偏置效应，PMOS可以采用开关打开时源端与衬底连接，但如何实现NMOS的衬底偏置效应消除？

老尤皮

用deep n-well的nmos

wjx197733

   

老尤皮 发表于 2021-6-30 19:22
用deep n-well的nmos

多了一个掩膜层，又得多花一笔钱

yeshen890

如果输入是负10V，你考虑的不应该是衬偏效应，而是寄生的二极管会导通，直接到bulk会出现大电流的。所以你这必须使用iso的nmos

vbstar

   

老尤皮 发表于 2021-6-30 19:22
用deep n-well的nmos

工艺是TSMC 0.18um的高压工艺，可能不支持多阱。

vbstar

   

yeshen890 发表于 2021-7-1 09:48
如果输入是负10V，你考虑的不应该是衬偏效应，而是寄生的二极管会导通，直接到bulk会出现大电流的。所以你 ...

为什么会导通呢，NMOS衬底还是-15，到源端VBS是-5v，还是一个反偏的状态把。寄生二极管应该不会导通把。