关于原型仿真的问题(vivado+vcs+verdi)

Liang_Xiaoqian

vivado版本：2018.2  vcs版本2017.12   verdi版本：2016
      因为源码里面有design ware的ip，所以不能用vivado直接综合，
      现在的做法是：先用synplify将源码综合后生成.vm文件，在将源码里的pll等换成xilinx的ip，由于有片上ddr，所以还需要加入xilinx的mig的ip，这些都弄好以后，用vivado跑综合，
     综合好后就是vcs和vivado的事情了，先编译库，xilinx官方给了一个用vcs仿真的方法，可以直接导出仿真文件，不过给的是行为及仿真，我们的.vm文件已经被synplify综合过一次了，所以官方导出的那个用不了。
     接下来就i在vivado里启动vcs的仿真，这时候testbench不能加verdi的$fsdbDumplife，和$fsdbDumpvars这两个仿真语句。运行到最后会直接打开vcs的dev，这时候在命令行里找到simulation.sh这个文件，将-gui=verdi

     然后会出现我们就会发现，verdi打开工程需要在仿真的时候加-kdb命令，加了后仿真又跑不了了，又去查了官方文档说，vivado不支持-kdb命令，
    所以最后的原型仿真被我们做成了一个四不像，用verdi打开源码的工程，在加入后仿的fsdb，这样的问题就是很大一部分信号名看不了，因为已经被synplify改名字了。

06jxlwsw

同问，有没有解决啊

飞飞学飞

这是仿真vivado综合后的netlist吗，您好，我有两点疑问：
1. 为什么要采用vivado综合后的netlist仿真，验证的主要目标是什么？ RTL/还是综合的网表，如果是RLT没有必要采用此方法。
2. synplify综合一遍，vivado在综合一遍，这岂不是综合两遍吗？
谢谢。

飞飞学飞

这是仿真vivado综合后的netlist吗，您好，我有两点疑问：
1. 为什么要采用vivado综合后的netlist仿真，验证的主要目标是什么？ RTL/还是综合的网表，如果是RLT没有必要采用此方法。
2. synplify综合一遍，vivado在综合一遍，这岂不是综合两遍吗？
谢谢。

疾风劲草568

请教
现在用synplify做fpga综合，然后把综合后的.vm文件用vcs做综合后的功能仿真。
但是发现综合后仿时，.vm模块的输出一直都是高阻态，不知道这是什么原因呢？  激励有添加，但是输出一直是高阻态
，是哪里没有设置好吗？
下面是我用的例子，一个简单的4位加法器，输出一直是高阻态

zailushanglirui

感谢，我的DesignWare生成的文件list中有vcs加密文件，直接用vivado综合会报错，用synplify综合后的edf文件应该就没有问题了