流水线ADC采样时钟占空比问题？

kobe_michael

各位，讨论一下，ADC中的采样时钟占空比设计问题，最近重点调研了高速ADC（ fs > GHz, Resolution > 10-bit）的采样时钟设计情况，主流的还是Pipeline架构，文章中混合和纯Pipeline一半一半，但是对于采样时钟占空比却又不同的方案：

• 50%的占空比，貌似ADI的纯Pipeline结构，比较喜欢用50%的占空比，但是这意味着运放的放大时间变短，会更吃功耗，不懂ADI为什么不采用占空比更低的采样时钟，比如25%？
• 25%的占空比，很明显，这意味着放大器的放大时间变长，可能会牺牲一定的采样线性度，但是对于高速ADC来说，感觉放大器的放大时间更重要。
  

综上，大家在设计的时候，一般怎么考虑，公司一般是什么做法，可以交流一下，另外，对于25%占空比的采样时钟来说，一般做法是通过分频得到，但是这以为着输入时钟加倍，这对采样时钟的jitter是否有影响，或者有办法将几个同频的时钟得到25%占空比的采样时钟吗？

欢迎交流讨论~~~

不负时光

pipeline架构你再好好学习一下，上一级放大的同时下一级采样，两者交替，占空比肯定要满足50%

luweihua

25%的占空时钟会复杂很多，如果不是逼到运放速度真的达不到了，一般都会用50%的占空比。

kobe_michael

luweihua 发表于 2021-4-26 11:36
25%的占空时钟会复杂很多，如果不是逼到运放速度真的达不到了，一般都会用50%的占空比。 ...

也没有多复杂吧，只是输入信号时钟灌进来频率要double一下。

liuqilong8819

50%导致的运放功耗对于ADI的应用可以承受，但是25%导致的线性度下降却很难修正。
取决于应用。

supercheetah

应该是从时钟抖动来考虑吧。
时钟二分频后，抖动会增加一倍，这导致的SNR下降是无法弥补的，不像运放误差是可以后台校准的。