Layout 图LVS出错

wenfangsibao · 发表于 2021-4-7 17:37:52

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根据电路原理图生成了layout图，然后画了连线net，还有阱连接和guard ring。然后我想从file > export 输出 cdl，然后对LVS对比，但是报出了一下error中断了：

“ERROR (OSSHNL-108): The property, 'connectivityLastUpdated', specified on library 'layout_stu', cell 'inverter_0406_drc_clean', view 'layout', does not have an integer value. Re-extract the design (File->Check and Save menu option) to correct this error.”

根据这句提示，library里面的cell里面的layout view 有个属性有问题，所以需要从 file > check and save 里面进行更改。但是 layout 界面是没有这个menu了，schmatic 界面倒是有，但是找不到相应的设置。这个就是困惑之处。
其实应该首先理解一下这个error，是不是我在layout里画了guard ring这些在原理图没有的内容，需要我根据layout更新schematic？

2021tiger · 发表于 2021-12-12 17:11:42

打扰一下。
你的问题解决了吗？我也遇到类似问题了

封心锁爱 · 发表于 2021-12-13 08:49:31

check & save 下schematic；shift+x在sch界面

刚会飞的菜鸟 · 发表于 2021-12-13 10:12:23

你要是用的是cdl，是不是要把那个自动导入给关了（Expor from schematic viewver），根据报错的意思，就是sch需要check save，可能你动了电路

WL8906 · 发表于 2023-10-28 16:56:16

我也遇到同样的问题了，刚刚发现是我在CDL out中‘View Name’选成了Layout，改选成原理图就好了，可以试试

xxd2000li · 发表于 2023-10-29 13:06:34

应该是sch要checkandsave才可以export

[讨论] Layout 图LVS出错

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