设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › lvs报错，查了下版图和整体schematic连线是对的上的，但 ...

12 / 2 页

返回列表发新帖

楼主: kyingdo

[解决] lvs报错，查了下版图和整体schematic连线是对的上的，但是却有两个解不了的错误

发表于 2025-4-13 14:17:46 | 显示全部楼层

登录/注册后可看大图

这里有个坑，我用的是IC61，如果你在放原理图的时候先改成I1<19:0>和I13<19:0>再连起来，它会识别为20根独立的线连起来，所以你需要对这根线打个lable或者先把单独器件连起来，再改<19:0>

回复

使用道具举报

12 / 2 页

返回列表发新帖

关闭

站长推荐 /3

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-9-11 00:05 , Processed in 0.012425 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表