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[原创] 如何优化DDR控制器的排队延时?

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发表于 2021-3-27 09:37:18 | 显示全部楼层 |阅读模式

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LPDDR4/LPDDR5/DDR4/DDR5/HBM2E这些高端的DRAM内存,为了在控制成本、功耗的情况下,提高接口IO速率,对控制器提出了很多要求。有许多限制影响着DDR控制器的调度,比如读写切换,Bank并行,Rank切换,刷新等等。这些因素都需要在控制器设计上考虑优化,才能实现最优的load latency.什么是load latency呢?衡量内存子系统的延时,除了IDLE延时之外更重要的是load latency延时,如下图所示,随着内存访问的带宽上升,平均排队延时的上升曲线。

load latency

load latency




那么具体有什么办法测试和优化load latency曲线呢?有感兴趣这个话题的么?
发表于 2021-4-14 09:01:20 | 显示全部楼层
必须感兴趣,因为我就是做DDR controller
发表于 2021-4-21 23:16:14 | 显示全部楼层
必须感兴趣,因为我就是做DDR controller
发表于 2021-5-1 18:55:26 | 显示全部楼层
这是一个和系统强相关的问题,不妨讨论下,
 楼主| 发表于 2021-11-4 10:03:30 | 显示全部楼层


wangyingwei 发表于 2021-4-21 23:16
必须感兴趣,因为我就是做DDR controller


http://bbs.eetop.cn/forum.php?mo ... ;page=1#pid10450285

看到你的回帖,我们是同行啊,方便加微信交流一下技术吗?
微信电话号码:15012801390

发表于 2021-11-9 19:51:11 | 显示全部楼层


yhm_liang 发表于 2021-11-4 10:03
http://bbs.eetop.cn/forum.php?mod=viewthread&tid=897216&page=1#pid10450285

看到你的回帖,我们是同 ...


好啊!好像有审核保护加不了你的微信,你加我的吧,13407194391,有空交流下

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