记录帖

我是冯子啊

新人刚注册，记录一下自己学习FPGA的过程吧，就当没有白瞎这个注册费吧。虽然不知道能坚持几天。

我是冯子啊

还在上学，研二自学FPGA。距离秋招还有9个月左右，希望能找到一个合适的工作

ianFYB

同自学FPGA，楼主加油

我是冯子啊

难道还没开始就要结束了快放假了心也散了

我是冯子啊

组合逻辑中，if-else结构不完整也会产生latch现象
但是在时序逻辑电路中，不完整的if-else结构不会产生latch
解决这个问题的方式有两种：
一、补全else
二、给变量赋初值

我是冯子啊

当例化多个相同的模块时，可以使用generate语句进行多个模块的重复例化。
语法：
    · 定义genvar，作为generate语句的循环变量。
    · begin必须要有名称，也就是标签。因为标签将要作为generate循环的实例名称。
    · 基本结构：genvar 循环变量名；
                       generate
                            for( ``` )
                            begin:标签名
                            end
                        endgenerate

备注：genvar与generate时Verilog 2001才有的，功能强大，同时可以搭配if-else,case语句使用，可以简洁代码。

参考转自：https://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.html

我是冯子啊

当例化多个相同的模块时，可以用 generate 语句进行多个模块的重复例化。
语法：
    · 定义genvar，作为generate种的循环变量。
    · generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。
    · begin必须要有名称，也就是必须要有标签，因为标签会作为generate循环的实例名称。

基本结构如下：        genvar 循环变量名；
    generate
    for(```) begin: 标签
    // generate循环语句
    // generate 条件语句
    // generate 分支语句
    // 嵌套的generate语句
    end
endgenerate

备注： genvar和generate时Verilog 2001才有的，功能强大，可以搭配if-else、case语句，可以提高代码的简洁度。

我是冯子啊

《乌云中》
此刻我更适合去我的被窝里

我是冯子啊

assign out = in[sel*4 +:4];
这种写法是verilog 2001标准中新增加的，是向量部分选择的意思，如果sel等于0，in[sel * 4 +: 4]代表从0开始向上数4位，即in[3:0].
// assign out = {in[sel * 4 + 3], in[sel * 4 + 2], in[sel * 4 + 1], in[sel * 4]};

我是冯子啊

· 过程赋值运算符（<=），在单相或周期性行为中由过程赋值操作符赋值的变量必须是一个已定义的寄存器型变量（不是线网型）。
· Verilog语言允许在事件控制表达式中由电平敏感和边沿敏感的变量混合应用，但是综合工具不支持这样的行为模型。因此要确定检查描述是全部边沿敏感还是全部电平敏感。
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