pll晶体管级和veriloga级的建模

阿斯siur · 发表于 2020-11-7 17:01:06

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向pll晶体挂级环路中加200MHZ,50mv的电源噪声时，怎么添加同样噪声在veriloga环路模型中

transistor7 · 发表于 2020-11-8 01:06:35

这是flicker n和white noise 的veriloga model. 你可以试着用一下。

阿斯siur · 发表于 2020-11-9 09:59:42

transistor7 发表于 2020-11-8 01:06
这是flicker n和white noise 的veriloga model. 你可以试着用一下。

这个模型知道，但如何把200Mhz,50mv的电源噪声加到这个veriloga中呢

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