中文版systemverilog文档教程

WuHaoo · 发表于 2020-10-13 21:59:23

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System Verilog验证方法学，测试平台编写
利用SystemVerilog+UVM搭建SOC及ASIC的RTL验证环境

gouyaer123 · 发表于 2020-10-14 08:35:50

感谢

anpengfei · 发表于 2020-10-14 12:09:37

楼主辛苦

janelea · 发表于 2020-10-15 09:20:07

总结得很好，很详细，多谢分享！

SDU2019LY · 发表于 2020-10-15 10:12:49

非常赞

Ralphjh · 发表于 2020-11-4 12:56:02

谢谢分享

yzh123 · 发表于 2020-12-19 21:13:23

谢谢分享

rockyyinfaji · 发表于 2020-12-25 22:17:31

yihaibo · 发表于 2021-1-28 11:23:29

谢谢

jimcmwang · 发表于 2021-2-9 20:51:22

System Verilog验证方法学_11840485.pdf 27.72 MB, 下载次数: 49 , 下载积分: 资产 -8 信元, 下载支出 8 信元 SystemVerilog验证测试平台编写指南_13016589.pdf 17.99 MB, 下载次数: 41 , 下载积分: 资产 -6 信元, 下载支出 6 信元利用Systemverilog UVM搭建SOC及ASIC的RTL验证环境.pdf 2.93 MB, 下载次数: 50 , 下载积分: 资产 -2 信元, 下载支出 2 信元

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