ideal path为什么不能来分析解决hold

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就是cts之前可以用来分析解决setup，那hold怎么不行

西红柿是蓝色的

因为如果理想时钟都无法满足setup的要求，就说明设计有问题。而hold则需要在建立时钟树后再检查。

aegeus

不是不行。
CTS之前，也是可以做hold分析的，只不过对ideal path来说，意味着时钟也是ideal（zero delay），根据hold time分析公式：
LaunchClockPath + DataPath - CaptureClockPath - Thold >= 0
上面公式在ideal path分析时，可以化简为DataPath - Thold >= 0，这个条件在绝大多数情况下是本身满足的，所以hold分析也就没有意义了。

参考《Static Timing Analysis for Nanometer Designs -A Practical Approach》：
1.5 STA at Different Design Phases
At the logical level (gate-level, no physical design yet), STA can be carried out using:
i. Ideal interconnect or interconnect based on wireload model.
ii. Ideal clocks with estimates for latencies and jitter.
During the physical design phase, in addition to the above modes, STA can be performed using:
i. Interconnect - which can range from global routing estimates, real routes with approximate extraction, or real routes with signoff accuracy extraction.
ii. Clock trees - real clock trees.
iii. With and without including the effect of crosstalk.

zhangyang370281

这个没有说cts之前不可以解决hold，但是一般很少这么干，毕竟setup是和性能相关的（PPA），setup是我们的目标，hold是在这个目标成立的条件下才有意义

williamliwei

zero clock delay分析hold意义不大