VCS后仿报错

anpengfei · 发表于 2020-9-10 20:41:02

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求助大佬们：
vcs后仿.v网表报错：Keyword ’do' cannot be used as port connection name of module
请问这个Keyword是什么的keyword，verilog好像没有啊……vcs的吗？
rtl是vhdl和verilog混合的，do是vhdl里module的port，我vcs和nc前仿是没问题的，
只能生成verilog的网表，请问我现在只能去改port name了吗？……

A1985 · 发表于 2020-9-10 23:08:52

do begin
end while(x);

anpengfei · 发表于 2020-9-11 09:40:37

A1985 发表于 2020-9-10 23:08
do begin
end while(x);

额……verilog也可以用do while啊……那只能改名字了……

saipolo · 发表于 2020-9-11 10:21:34

anpengfei 发表于 2020-9-11 09:40
额……verilog也可以用do while啊……那只能改名字了……

不用改名字，用三步编译可以解决。例如verilog实现的trl中有sv关键字，那么一步编译肯定报错，这时候你可以分开编译，编译rtl时不加-sverilog，将rtl编译到一个lib中，将sv的bench编译到另一个lib中，最后两个lib链接再生成simv就ok了。vhdl同样处理，配好synopsys_sim.setup

anpengfei · 发表于 2020-9-11 11:58:57

saipolo 发表于 2020-9-11 10:21
不用改名字，用三步编译可以解决。例如verilog实现的trl中有sv关键字，那么一步编译肯定报错，这时候你可 ...

谢谢大佬们，我也想过分步编译，不过这个网表是给合作伙伴的，我估计他们懒得分开跑，还是算了，改个名字好了

[求助] VCS后仿报错

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