uvm环境问题

watertree · 发表于 2020-8-26 07:11:15

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

使用S家的VIP。在VIP给example环境里编译没有错误。但集成到soc环境时报如下错误。两个环境中UVM_HOME都是指到VCS工具下的uvm安装目录。大家有遇到过这么奇怪的问题么？

Error-[USVSNM] Unsupported System Verilog construct
/edatools/synopsys/vcs-2015.09-SP2-4/etc/uvm-1.2/src/uvm_pkg.sv, 32
Found 'package' inside module before 'endmodule'. 'package' inside 'module'
is not allowed.

高乐 · 发表于 2020-8-26 08:27:22

有时候VCS自带的uvm包好像就是爱有问题，可以试试自己下载个uvm包然后指过去。

watertree · 发表于 2020-8-26 09:16:44

好的。多谢。我试试。

dtyuzhou · 发表于 2020-8-26 09:30:07

应该是include用的有问题吧

feiyangbaxia · 发表于 2022-3-11 15:43:11

楼主，这个问题最终怎么解决的？

账号		自动登录	找回密码
密码			注册

[求助] uvm环境问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /3