occ的inter时钟

fangwang85

请教一个问题，设计中有2个PLL，那么存在2个occ电路，这些occ 出来的时钟给不同的模块提供时钟，
我的问题是，在串链的时候，工具是不可能是按模块来插链接的。可能存在一条链中的reg，被不同occ出来的快时钟驱动。
这些occ出来的快时钟又是异步的，怎么来保证时序正确呢？

柠檬加丙

首先确实存在chain 上的reg 被不同的occ 驱动，但是在shift mode 下是scan clk drive, 在capture mode 下的时候不同clk 之间的path是设成false path的

fangwang85

柠檬加丙 发表于 2020-8-27 11:50
首先确实存在chain 上的reg 被不同的occ 驱动，但是在shift mode 下是scan clk drive, 在capture mode 下的 ...

谢谢回复， caputre mode 其实就跟func模式一样了，occ滤出2个快时钟的时钟沿，如果设置成false path，估计也会有问题吧，这条链可能就无法captrure到正确的值了，因为时序压根就没有查。 再次感谢

fangwang85

柠檬加丙 发表于 2020-8-27 11:50
首先确实存在chain 上的reg 被不同的occ 驱动，但是在shift mode 下是scan clk drive, 在capture mode 下的 ...

我的理解是occ，只是让原来的慢时钟驱动的reg，换成快时钟驱动。其他过程 scan shift 和scan shift out的过程是一样的。如果reg被不同快时钟驱动，那么这个时序，理论上是要管的，如果不管，第一时钟打出去的值，第二个时钟可能就cauture不到 （scan enable拉低后2个时钟沿，即快时钟沿）。理解不对，还请指正。再次感谢

柠檬加丙

fangwang85 发表于 2020-8-27 16:48
我的理解是occ，只是让原来的慢时钟驱动的reg，换成快时钟驱动。其他过程 scan shift 和scan shift out的 ...

在capture mode下，occ 会滤出来两拍的快时钟，一拍launch clk, 一拍capture clk, 如果两个不同clk domain的reg 在不同的chain 上，在atpg 的时候设为false path, 那么在capture 的时候如果第一个cell launch clk Q 值传到第二个cell上，那么catpure的时候第二个cell 的clk 有可能是不敲的，也有可能敲但是shift out 的时候这个cell 的值不比，被mask 掉！

fangwang85

柠檬加丙 发表于 2020-8-27 18:27
在capture mode下，occ 会滤出来两拍的快时钟，一拍launch clk, 一拍capture clk, 如果两个不同clk domai ...

明白了，谢谢

guiqix

ATPG工具会自己判断的，如果存在不兼容的clock domain（存在交互电路），他是不会同时pulse的（capture期间）