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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 时钟分频模块延时输出的作用
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[讨论] 时钟分频模块延时输出的作用

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发表于 2020-7-20 20:24:33 | 显示全部楼层 |阅读模式

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大神好，最近看验证的一些文档，其中有的文档中提到，”时钟分频模块设计时，时钟分频寄存器，延迟0.2ns，其他寄存器，延迟0.3ns，分频的原时钟，在输出前延迟0.2ns对齐“，这些延时是什么作用，是不是为了模仿实际的路径延时，还是为了其他的原因
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