有没有大佬进来说几句？我们想做1G采样率实测12bit的adc

whysst · 发表于 2020-7-18 01:30:36

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本帖最后由 whysst 于 2020-7-18 01:41 编辑

我自己不会做的话公司就得找别人做了……我还是想自己做掉。现在我就会常规的sar和sdadc，还没来得及跟踪论文，1G12bit的adc跟普通adc在架构上有很大不同吗？12bit其实是14bit要校准这个可控没问题，1G采样会出现什么事情吗？

预计28nm工艺。我第一反应是sar，常规架构强行上1G，然后是用mash222，或者mash33?就两个环路，积分器能做成数字域的就不用模拟积分器了。
不会是noise shaping sar吧？没看论文，不是太想用

大佬们能进来提几个关键字不？

zwtang · 发表于 2020-7-18 07:29:43

感觉你的脑子混乱得很，先清醒一下吧。一会儿SAR，一会儿Sigma-Delta noise shaping，1GHz 12bit 能做SAR或者Sigma-Delta嘛。

zwtang
2020/7/18

第二信使 · 发表于 2020-7-18 09:33:01

本帖最后由第二信使于 2020-7-18 09:34 编辑

1G的，可能要用多通道SAR时域交织，比如10通道，这样每通道100M就够了，但就算是每通道100M，也不容易，你看MTK Chuncheng Liu的文章，我记得2018年用28nm做的128Msps 12bit，还是SAR混合架构的，一个通道就够你喝一壶的，10通道通道一致性绝对是一个大难题。
至于delta-sigma，别想了，除非你是带通的，要是低通的，那时钟得高到天上去。

老尤皮 · 发表于 2020-7-18 09:37:14

1GHz的频率，纯靠SAR做到12位很难的，做到6位或8位还有可能
建议用pipeline的架构来做
参考这篇
A Temperature-Stabilized Single-Channel 1-GS/s 60-dB SNDR SAR-Assisted Pipelined ADC With Dynamic Gm-R-Based Amplifier

peterlin2010 · 发表于 2020-7-18 09:41:55

本帖最后由 peterlin2010 于 2020-7-18 09:44 编辑

8b 2.6G SAR

time interleave

time interleave sar 2.6G 8b nchu-7101064409-1.pdf (9.78 MB, 下载次数: 56 )

async SAR nchu7101064418-1.pdf (5.48 MB, 下载次数: 45 )

1.2G 8b SAR ADC.pdf (3.05 MB, 下载次数: 67 )
12bit  ?

先看看PAPER 8B

SAR 100多M 差不多除非分多个
deltaSigma  bandpass 也几M

whysst · 发表于 2020-7-18 11:30:10

zwtang 发表于 2020-7-18 07:29
感觉你的脑子混乱得很，先清醒一下吧。一会儿SAR，一会儿Sigma-Delta noise shaping，1GHz 12bit 能做SAR或 ...

pipeline 不会做啊，我只能在我了解的架构范围内琢磨。要pipeline 我就不接活了

k973 · 发表于 2020-7-18 11:30:11

个人认为这个带宽和信噪比, SAR基本是不现实的. 即使你的DAC比较器和逻辑跑的够快, 光一个reference buffer就可以搞死人.. pipeline可能是唯一合理的选择. 这个带宽下做oversampling也是非常困难.. 不过这都是说CMOS, 如果你有特别工艺可能也有潜力

whysst · 发表于 2020-7-18 11:33:30

第二信使发表于 2020-7-18 09:33
1G的，可能要用多通道SAR时域交织，比如10通道，这样每通道100M就够了，但就算是每通道100M，也不容易，你 ...

ds是做带通的

whysst · 发表于 2020-7-18 11:34:38

第二信使发表于 2020-7-18 09:33
1G的，可能要用多通道SAR时域交织，比如10通道，这样每通道100M就够了，但就算是每通道100M，也不容易，你 ...

是啊，很多交织

whysst · 发表于 2020-7-18 11:36:46

peterlin2010 发表于 2020-7-18 09:41
8b 2.6G SAR

time interleave

好吧，论文都没12bit，这活儿也许要能者居之了

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