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nanke 发表于 2020-6-30 16:33 应该是可以的。而且组合/整体仿真两种方法得到的jitter数值应该是比较接近的。 ...
磐磬 发表于 2020-6-30 19:30 以cadence平台为例,整体仿真PLL环路,pss是不能收敛的,所以不能直接仿真环路的输出时钟的相噪,只能通过 ...
摩卡咖啡 发表于 2020-6-30 20:00 是这样啊,受教了。整体仿真我是用Hspice做的,要是跑出整体电路的tran,做FTT也可以分析相位噪声吗? ...
磐磬 发表于 2020-6-30 20:08 应该是不能这样的
磐磬 发表于 2020-6-30 20:12 我在cadence平台试验过用transient仿真计算jitter,仿出来和pss+pnoise出来的结果完全不一样。 ...
摩卡咖啡 发表于 2020-6-30 20:45 啊,那这样的话,您能否指点一下,去哪可以找到您的这种仿真jitter和phase noise的方法? ...
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