请问在VCO和CML分频器的设计中，怎么来对抗PVT的影响呢？例如谐振频率、锁定范围等。

kanon0530

大噶好，我现在在做一个锁相环。
目前发现CML分频器的锁定范围受PVT影响很大.
其实在tt情况下已经调到可以覆盖我要的分频范围了，但在ff情况下就会发现输入信号的直流偏置给高了，不能完成有效的电流开关；而ss125情况下，最高能到的锁定频率又会掉非常多。
直流偏置这个问题，是不是做成可调节的。流片之后可以通过测量WAT器件来确定我要给什么样的dc VB。这样是可行的吗？
但ss125这种慢corner、如果要做到可以锁住我要的频率，就得降低负载电阻。那负载电阻一降低，很有可能在tt情况下CML就不能自起振了。所以CML是否能够自起振，重要吗？我应该朝着哪个方向来调节这个电路呢？是保持tt可自起振，放弃ss125这种慢corner；还是让所有corner起码后仿都能覆盖目标频率段，不关心tt是否能够自起振？

另外VCO本身，肯定也会收到工艺角的影响，可调节的频率输出范围会变化。那假如我tt能输出36-40GHz的信号，岂不是有可能ff输出38-42G的信号，ss输出34-38G的信号，可以都覆盖的频率段大幅缩减？这种情况大家是怎么处理的呢？有没有什么可以在流片完成之后调节的方式，来让能用的输出频率范围尽量扩大？
谢谢!

kanon0530

来自顶一下……

rayhardenne

设计就要保证cover PVT，投片之后可以通过trim电容和电流的方式保证极限corner的功能

nanke

可以让偏置电流也随PVT变化，能补偿一些。至于corner看用在消费级还是工业级，是否测试时可快速筛掉不满足要求的，良率需要多少。

kanon0530

   

nanke 发表于 2020-6-22 18:51
可以让偏置电流也随PVT变化，能补偿一些。至于corner看用在消费级还是工业级，是否测试时可快速筛掉不满足 ...

由于我们这个工艺的问题，我不能在CML里面用加尾电流源的结构。只能让两个输入的开关管子的s极都接地，所以整个CML的功耗和速度基本上就是靠管子尺寸、电阻、输入信号的直流偏置决定的。这里面能在流片后改变的也就是直流偏置和电阻了吧？
所以那种靠WAT测试结果来决定给多大直流偏置的设想是可行的吗？或者我做一个二极管连接的mos管，如果片上有比较准确的电流源，就把电流源给到这个mos管，产生一个可以跟随PVT变化的VGS电平，然后加个buffer拿这个电平给CML做输入直流偏置，可行吗？
如果是要改电阻，那就保证tt下CML可以起振条件来设置default电阻，然后把default电阻切成几块，连接线拉到顶层金属，然后如果发现锁定频率很低就再手动把一部分电阻短接掉？这么做会不会影响电阻的匹配，也不知道对噪声有没有影响。。？

kanon0530

   

rayhardenne 发表于 2020-6-22 09:11
设计就要保证cover PVT，投片之后可以通过trim电容和电流的方式保证极限corner的功能 ...

这里比较烦的是CML都40G了，它自己没有实体电容，全靠mos和走线的寄生电容。
电流也是个问题，因为工厂不建议我用CML输入时钟的那种mos管的时候s端不接地。所以只能用输入管接地的那种结构，没有偏置电流的mos。
估计也只能调电阻了？

陌月寒

我们就是硬推，后仿时就需要保证over corner能够全部覆盖你要的频段。比如你要35-40GHz，那实际你在tt下就可能需要实现30-45GHz的带宽，这样就能保证你工艺偏到哪都能达标。CML也一样，我们就是要求仿真时over corner下满足要求，并且留出20%左右的裕度，如要求40GHz的CML，则实际需要做到58GHz甚至更高

kanon0530

   

陌月寒 发表于 2020-9-7 23:37
我们就是硬推，后仿时就需要保证over corner能够全部覆盖你要的频段。比如你要35-40GHz，那实际你在tt下就 ...

谢谢！

那我感觉还是挺难的，寄生太大了，稍微拉长点儿走线频率和频宽就夸夸往下掉。

张江板砖工头

mmmmm

lskating

学到了，在做VCO，也被process corner给搞头大了