mbist bottom up flow中interface的处理

yangge66

1：我们在child block做mbist flow，但是他的root module上面例化了interface，在child block中mbist insertion，但是在集成到parent block的时候发现没有集成上去，大家有没有遇到同样的问题呀？是不是tessent 对于system verilog中的interface不是太友好呀？

ridge_gu

会有这样的bug ，tessent 自动生成的interface module有问题。
e.g. 如果底层的block的verilog代码是参数化的，在做bottem-up insertion的时候，chip-level的最终的parameter没有被tessent读到，这时这个block的interface  module就错了。不知道现在mentor有没有解决这个bug

yangge66

ridge_gu 发表于 2020-6-18 19:16
会有这样的bug ，tessent 自动生成的interface module有问题。
e.g. 如果底层的block的verilog代码是参数化 ...

我目前使用的是tessent2016.2的版本，对于interface的支持不是那么友好。通过get ports指令对其模块发现把这些interface默认为instance的一种了，无法正常识别。