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查看: 2564|回复: 2

[求助] 全差分运放输出失调

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发表于 2020-6-6 11:51:07 | 显示全部楼层 |阅读模式

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小弟我做了一个运用在三阶delta sigma adc中的第一级运放,画了版图之后做了后仿,后仿直流失调比较严重,通过仿真改变共模反馈电容值使失调下降到40mV。
cadence-2020-06-06-11-47-27.png cadence-2020-06-06-11-46-46.png
想请问各位前辈,运放输出40mV的失调是很严重吗?

发表于 2020-6-6 13:45:00 | 显示全部楼层
本帖最后由 hehuachangkai 于 2020-6-6 13:47 编辑

帮顶一下。顺便问一下,你是单环3阶还是mash2-1/mash1-1-1?用得普通的折叠cascode吗?没有chopper吧?有offset trim机制吗?比如微调使两边故意失配,来均衡补偿这部分offset。
之前的都会在10mV以下,一都会调到3到5mV,而且不是在ADC中。等有经验的来回复吧
 楼主| 发表于 2020-6-11 00:33:50 | 显示全部楼层


hehuachangkai 发表于 2020-6-6 13:45
帮顶一下。顺便问一下,你是单环3阶还是mash2-1/mash1-1-1?用得普通的折叠cascode吗?没有chopper吧?有of ...


2-1MASH,运放时gain enhanced折叠cascode,没有chopper和微调
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