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[求助] 带隙基准的PSRR问题

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发表于 2020-4-16 12:03:07 | 显示全部楼层 |阅读模式

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请教前辈,我这个带隙基准在tt ff ss下都在﹣85dB以上,但跑mc的时候psrr变差很多,平均值大约﹣60dB,30ppm/K(﹣40-120℃).
我想问下实用型带隙基准的PSRR、输出摆幅需要达到什么指标?mc下为什么psrr会恶化这么多,这种现象是否正常?有什么解决方法?
不胜感激。
aa.png
circuit (1).png

A Low Power CMOS Bandgap Voltage Reference with Enhanced Power Supply Rejection (1).pdf

6.18 MB, 下载次数: 135 , 下载积分: 资产 -3 信元, 下载支出 3 信元

参考的这篇论文的电路

发表于 2020-4-16 13:48:23 | 显示全部楼层
MC的时候跑PSRR...
MC看的就是mismatich的影响,差分通道都不差分了,电流镜也不匹配,第一级和第二级的电源增益没法互相抵消,正负温度系数支路电流不一致..等等,自然就会差很多。
发表于 2022-8-30 17:42:11 | 显示全部楼层
你这个STB仿真的结果是多少呢,我试了你提供的结构,但STB仿真很差
发表于 2024-3-7 17:06:47 | 显示全部楼层
如果工艺角仿真结果还不错,但是MC仿真结果很差,那一般就是mismatch引起的,建议先分析一下mismatch影响比较大的是哪些管子(也可以用仿真辅助检验),再想办法减小这个mismatch
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