仿真需要每隔几个timestep改变MOS开与断（仿真过程修改网络个别节点状态），有什么方法

cc95228

想利用智能算法来控制DC-DC，所以在仿真过程中需要控制开关管的导通与关断。
但仿真时一般是固定电路网表后再进行仿真，所以想问一下有没有其他的仿真平台或方法。能在仿真一段时长后，改变MOS管栅端电压，然后再接着仿真看电路响应。
我目前想到的方法是基于Hspice，仿真一个timestep后，将Spice所有节点电压电流存储起来，然后改变开关管状态，修改网表，基于上一个工作点再接着仿真下一个timestep，Spice应该支持这样的功能，但不知这样做是否可行或有什么样的风险？
或者有没有其他更好的方式？

david_reg

可以试试用ahdlLib中的理想开关veriloga模型来实现电路拓扑结构随时间的切换.

cc95228

david_reg 发表于 2020-3-24 14:50
可以试试用ahdlLib中的理想开关veriloga模型来实现电路拓扑结构随时间的切换.

十分感谢，这个sw元件确实很有用。但有一个问题，如何在仿真的过程中控制sw通断呢？
比如说在仿真的过程中，检测到输出端电压下降，sw应该断开，给输出端电压充电。
那么要执行这个断开的操作，岂不是需要修改网表，改变sw端的control_in端的电压？

lzl_chd

有的软件可以进行交互式仿真，在仿真的时候可以手动修改某些器件的状态

lzl_chd

可以试试multisim，不知道能不能满足你的要求

david_reg

cc95228 发表于 2020-3-24 16:59
十分感谢，这个sw元件确实很有用。但有一个问题，如何在仿真的过程中控制sw通断呢？
比如说在仿真的过程 ...

如果控制条件比较简单, 可以考虑用analogLib的bsource写一个和输出电压相关的表达式来控制开关的开启电压.比如 (v(vout)>vth)*3 : 表示vout大于vth时输出3v, 小于等于时输出0v
如果控制条件比较复杂, 建议写一个va模块来控制开关