《CMOS集成电路闩锁效应》出版社和出版日期：本书由机械工业出版社负责出版，将于2020年3月下旬面市。请同学们随时关注EETOP创芯大讲堂，将为大家提供优惠购买渠道及免费阅读机会。相关咨询添加微信:ssywtt
内容简述：
主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT工艺制造技术发展到CMOS工艺制造技术，同时器件也从最初的BJT发展的MOSFET。由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。
闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。
本章侧重介绍闩锁效应出现的背景和概况。
第一章：引言
1.1 闩锁效应概述
1.1.1闩锁效应出现的背景
1.1.2闩锁效应简述
1.2 闩锁效应概况
1.3 小结
1.1闩锁效应概述
1.1.1 闩锁效应出现的背景[1]
最早出现的集成电路工艺技术是双极型工艺技术，它也是最早应用于实际生产的集成电路工艺技术。随着微电子工艺技术的不断发展，工艺技术日趋先进，其后又相继出现了PMOS、NMOS、CMOS、BiCMOS和BCD等工艺技术。
1947年，贝尔实验室的Bardeen、Shockley和Brattain发明了第一只点接触晶体管。1949年，贝尔实验室的Shcokley提出pn结和双极型晶体管理论。1951年，贝尔实验室制造出第一只锗双极型晶体管。1956年，德州仪器制造出第一只硅双极型晶体管。1958年，基尔比和诺伊斯两人各自独立发明了集成电路。1961年，美国空军先后在计算机及民兵导弹中使用双极型集成电路。1970年，硅平面工艺技术成熟，双极型集成电路开始大批量生产。
由于双极型工艺技术制造流程简单、制造成本低和成品率高，另外在电路性能方面它具有高速度、高跨导、低噪声、高模拟精度和强电流驱动能力等方面的优势，它一直受到设计人员的青睐，在高速电路、模拟电路和功率电路中占主导地位，但是它的缺点是集成度低和功耗大，其纵向(结深)尺寸无法跟随横向尺寸成比例缩小，所以在VLSI(超大规模集成电路)中受到很大限制，在20世纪70年代之前集成电路基本是双极型工艺集成电路。20世纪70年代，NMOS和CMOS工艺集成电路开始在逻辑运算领域逐步取代双极型工艺集成电路的统治地位，但是在模拟器件和大功率器件等领域双极型工艺集成电路依然占据重要的地位。图1-1所示的是双极型工艺集成电路剖面图。VNPN是纵向NPN (Vertical NPN)，LPNP是横向PNP（Lateral PNP），n+是n型重掺杂有源区 ，P+是p型重掺杂有源区，P-Base是p型基区，NBL（N+ Buried Layer）是n型埋层，P-sub（P-substrate）是p型衬底，N-EPI（N-Epitaxial）是n型外延层。
1930年，Lilienfeld [2]和Heil[3]提出MOSFET晶体管结构，但是由于栅氧化层存在固定和可移动的正电荷，所以一直没能制造成功MOSFET晶体管，直到20世纪60~70年代，半导体业界才在栅氧化层工艺上有所突破，NMOS和PMOS工艺技术才相继出现。早期的PMOS和NMOS的栅极都是金属铝栅，MOSFET的核心是金属-氧化物-半导体，它们组成电容，通过栅极形成纵向电场控制器件，所以称为金属氧化物半导体场效应管。PMOS是制造在n型衬底上的p沟道器件，NMOS是制造在p型衬底上的n沟道器件，它们都是采用铝栅控制器件形成反型层沟道，沟道连通源极和漏极，使器件导通工作。它们都是电压控制器件，PMOS依靠空穴导电工作，NMOS依靠电子导电工作。图1-2所示的是NMOS和PMOS晶体管剖面图，N-sub（N-substrate）是n型衬底。图1-3所示的是利用NMOS和电阻负载设计的逻辑门电路。
因为电子比空穴具有更高的迁移率，电子的迁移率μe大于空穴的迁移率μh，μe大约等于2.5μh，因而NMOS的电流驱动能力大约是PMOS的2倍，所以采用NMOS工艺技术制造的集成电路性能比采用PMOS工艺技术制造的集成电路更具优势，集成电路设计人员更倾向于采用NMOS技术设计电路。20世纪70~80年代初期，NMOS工艺技术被广泛应用于集成电路生产，由于NMOS工艺技术具有更高的集成度，并且NMOS的光刻步骤比双极型工艺技术少很多，它不像双极型工艺技术中存在很多为了提高双极型晶体管性能的阱扩散区，如N-EPI和NBL，与双极型工艺技术相比，利用NMOS工艺技术制造的集成电路更便宜。
随着集成电路的集成度不断提高，每颗芯片可能含有上万门器件，功耗和散热成为限制芯片性能的瓶颈。无论是双极型工艺集成电路，还是NMOS工艺集成电路，当器件密度从1000门增加到10000门，芯片功率从几百毫瓦增加到几瓦，当芯片的功耗达到几瓦时，已不能再用便宜的塑料封装，必须使用昂贵的陶瓷封装工艺技术，还要利用空气或水进行冷却，这些都限制了双极型工艺技术和NMOS工艺技术在超大规模集成电路中的应用[4]。
1963年，飞兆(仙童)半导体公司研发实验室的C.T.Sah和Frank Wanlass提交了一篇关于CMOS工艺技术的论文，这是首次在半导体业界提出CMOS工艺技术，同时他们还用了一些简单的实验数据对CMOS工艺技术进行了简单的解释[5]。CMOS（Complementary metal Oxide Semiconductor互补金属氧化物半导体)是把NMOS和PMOS制造在同一个芯片上组成集成电路，CMOS工艺技术是利用互补对称电路来配置连接PMOS和NMOS从而形成逻辑电路，该电路的静态功耗几乎接近为零，该理论能很好地解决超大规模集成电路的功耗问题，这一发现为CMOS工艺技术的发展奠定了理论基础。图1-4所示的是利用PMOS和NMOS组成的CMOS反相器电路。该电路只有在输入端口由低电平(VSS)向高电平(VDD)或者由高电平(VDD)向低电平(VSS)转变的瞬间，NMOS和PMOS才会同时导通，在VDD与VSS间产生电流，从而产生功耗。当输入端口为低电平时只有PMOS导通，当输入端口为高电平时只有NMOS导通，VDD与VSS之间都不会产生电流，所以静态功耗为零。
图1-4 CMOS工艺反相器电路
1963年6月18日，Walass为CMOS工艺技术申请了专利，但是几天之后，他就离开了仙童，因为仙童宣布在他没有确切的实验数据之前，没有采用新技术的计划，所以Walass没有机会去完成CMOS工艺技术项目。
1966年，美国RCA(美国无线电)公司研制出首颗CMOS工艺门阵列（50门）集成电路。当时用CMOS工艺技术制造的集成电路的集成度并不高，而且速度也很慢，CMOS也很容易发生自毁现象。研究发现CMOS电路中存在寄生的NPN和PNP，它们形成PNPN结构，它们在一定的触发条件下会开启，并形成正反馈回路导致电源和地之间形成低阻通路烧毁电路，半导体业界称这种PNPN结构为闩锁结构，由PNPN结构形成低阻通路烧毁电路的现象称为闩锁效应。图1-5所示的是CMOS反相器电路中寄生PNPN闩锁结构，当输出端口出现浪涌信号时，该信号会导致寄生双极型晶体管PNP或者NPN导通，并形成导通电流，该电流流经电阻Rp或者Rn形成正反馈，导致另外一个寄生的双极型晶体管导通，那么此时两个寄生双极型晶体管同时导通，并形成低阻通路烧毁集成电路。至此，CMOS集成电路闩锁效应正式引起了半导体业界的注意。
1.1.2 闩锁效应简述
闩锁效应是指体CMOS集成电路中所固有的寄生NPN和寄生PNP组成的电路在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片。
在正常情况下，这些寄生的双极型晶体管组成的电路都是截止的，即高阻阻塞态，在高阻阻塞态下，这些电路具有很高的阻抗，漏电流非常小。但是在一定的触发条件下，寄生双极型晶体管组成的电路会被触发进入低阻闩锁态。如果触发条件去除后，这些寄生双极型晶体管仍然能保持低阻闩锁态，那么此时低阻闩锁态是可持续的，电压信号足以提供足够大的电流维持低阻闩锁态，把这种现象称为自持。如果触发条件去除后，寄生双极型晶体管从低阻闩锁态恢复到高阻阻塞态，那么低阻闩锁态是暂时的不可持续的，电压信号不足以提供足够大的电流维持低阻闩锁态，寄生双极型晶体管组成的电路不具有自持，这种现象称为低阻闩锁态只是暂时的。
根据闩锁的路径特点，可以把闩锁效应分成三种：第一种是当闩锁的路径是从输出节点到地或者电源时，称之为“输出”闩锁；第二种是当闩锁的路径是从输入节点到地或者电源时，称之为“输入”闩锁；第三种是当闩锁的路径是从地到电源时，称之为“主”闩锁。“输出”闩锁或者“输入”闩锁发生后不一定能触发“主”闩锁。输出或者输入节点只在瞬态过程中才提供电流，而瞬态激励消失后，电流也消失，那么“输出”闩锁或者“输入”闩锁是暂时的，“主”闩锁是一个更为严重的问题，因为它在时间上是持续的，很容易烧毁芯片。图1-6 所示的是CMOS工艺反相器中的“主”闩锁和“输出”闩锁电路图。
（a）“主”闩锁 （b）“输出”闩锁 （c）“输出”闩锁
图1-6 CMOS工艺反相器中的“主”闩锁和“输出”闩锁电路图
当PW衬底存在衬底电流Ip或者NW衬底存在衬底电流In时，该电流会在阱等效电阻上形成正反馈电压，从而导通寄生NPN和寄生PNP，触发PNPN结构形成低阻通路，一旦PNPN结构被导通，PNPN结构自身的正反馈机制会使它保持在低阻闩锁态。图1-7所示的是PNPN形成低阻闩锁态的物理机理。当PW衬底存在衬底电流Ip，PW衬底电流Ip在PW衬底等效电阻Rp上形成压差，导致PW衬底的电压升高了Ip*Rp，如果Ip*Rp >0.6V，压差加载在NMOS源极、PW衬底和NW形成的寄生NPN发射结上，导致它正偏，而它的集电结反偏，那么NPN正向导通。正向导通的NPN在VDD与VSS之间形成通路，该通路产生NW衬底电流In，NW衬底电流In在NW衬底等效电阻Rn上形成压差，导致NW衬底的电压降低了In*Rn，如果In*Rn >0.6V，压差加载在PMOS源极、NW衬底和PW形成的寄生PNP发射结上，导致它正偏，而它的集电结反偏，那么PNP正向导通，实际上压降In*Rn是NPN导通后在PNP上形成正反馈。PNP导通形成的电流Ip会反馈给NPN的发射极，使NPN的发射极正偏，从而使NPN导通，NPN导通形成的电流In也会反馈给PNP的发射极，使PNP的发射极正偏，从而使PNP导通，NPN和PNP之间相互形成正反馈回路，所以它们形成一个闭环系统，NPN和PNP同时导通，并形成闩锁效应PNPN低阻通路。打破闭环系统的方法是减小VDD的电压，使NPN或者PNP导通之后形成的电流的反馈电压Ip*Rp或者In*Rn小于0.6V，从而使寄生双极型晶体管工作在截止区，这样寄生PNPN结构就会进入截止状态。
图1-7 PNPN形成低阻闩锁态的物理机理
当电路一旦发生闩锁效应，就会产生大电流，假如没有限流机制（例如串联一个足够大的电阻），低阻闩锁态产生大电流可能将pn结或者铝线烧毁，因此就算低阻闩锁态是暂时的，如果没有限流机制，也会造成电路永久失效，这种情况也可以认为电路发生了闩锁效应。对于具有自持能力的闩锁效应，无论闩锁效应有没有造成芯片损毁，它都会导致CMOS集成电路无法正常工作；对于不具有自持能力的闩锁效应，低阻闩锁态只是暂时的，但是如果它的低阻闩锁态会产生大电流烧毁集成电路，那么它也是闩锁效应的一种形式。
闩锁效应最易发生在易受外部干扰的IO电路，也偶尔发生在内部电路。
1.2 闩锁效应的概况[6]
虽然CMOS工艺集成电路已被证实具有低功耗的优点，并且美国RCA公司在1966年成功研制出首颗CMOS工艺门阵列集成电路，但是RCA公司的Gallace 和Pujol发现CMOS工艺集成电路中寄生的双极型晶体管会形成PNPN结构，在一定条件下会被触发导通，形成低阻通路，并产生大电流烧毁集成电路[7]，该问题直接影响了CMOS工艺技术的商业化，CMOS工艺技术早在1963年就被提出来，但是CMOS工艺集成电路的闩锁效应问题一直都没有很好地解决，所以20世纪70年代集成电路企业都是仅仅利用NMOS或者PMOS工艺技术制造集成电路，直到半导体业界有了比较完善的闩锁效应的理论和应对策略后CMOS工艺集成电路才开始普及应用。
20世纪70年代前期，随着技术的不断发展，研究人员发现制造在蓝宝石（Silicon-on-Sapphire SOS）上的CMOS工艺集成电路可以抵抗相当高强度的辐射而不发生闩锁效应，因为SOS CMOS工艺集成电路可以通过SOS衬底和深槽氧化物打破PNPN结构，所以其不存在闩锁效应，该优势使得SOS CMOS工艺集成电路在人造卫星、导弹、航空航天等电子领域具有非常大的潜力。但是SOS工艺集成电路太昂贵，没有办法普及民用。图1-8所示的是SOS CMOS集成电路。
图1-8 SOS CMOS集成电路
CMOS工艺集成电路具有高的集成度、强的抗干扰能力、高的速度、低的静态功耗、宽的电源电压范围、无比例的逻辑设计和宽的输出电压幅度等优点，这些都是CMOS集成电路潜在的商业价值，早期半导体业界投入了大量资源去研究CMOS集成电路闩锁效应，许多改善闩锁效应的措施被提出，并应用于实际的工艺制程中，例如外延技术、倒阱、NBL深埋层、双保护环、双阱工艺、深沟槽、STI和Salicide等。
《CMOS集成电路闩锁效应》作者简介：
温德通，资深ESD设计工程师。毕业于西安电子科技大学微电子学院，曾供职于中芯国际集成电路制造（上海）有限公司，负责工艺制程整合方面的工作；后加入晶门科技（深圳）有限公司，负责集成电路工艺制程、器件、闩锁效应和ESD电路设计等方面的工作；目前就职于一家全球领先的集成电路设计公司，负责闩锁效应和ESD电路设计等方面的工作。出版作品《集成电路制造工艺与工程应用》和《CMOS集成电路闩锁效应》。
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发表于 2020-3-4 13:27:35
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