systemverilog线程问题

zhaoxiaoyong1

1. program expample;
   
2.     initial begin
   
3.         for(int j = 0; j < 3; j++)
   
4.             fork
   
5.                 automatic int k = j;
   
6.                 $display(k);
   
7.             join_none
   
8.         $display("after fork join_none 0");
   
9.         $display("after fork join_none 1");
   
10.     end
    
11. endprogram
    

复制代码

我认为该程序输出应该为
after fork join_none 0
after fork join_none 1
1
2
3
但实际上，在modelsim运行后的输出只有
after fork join_none 0
after fork join_none 1

这是为什么呢，请高人指点一下

A1985

因为主线程initial退出了，其他子线程还没显示就直接被回收kill了。加点延迟。。

zhaoxiaoyong1

A1985 发表于 2020-2-11 19:33
因为主线程initial退出了，其他子线程还没显示就直接被回收kill了。加点延迟。。 ...

原来如此，感谢