初学uvm，对uvm里简单的通信做一个不完全总结，有错误求指正

交接班 · 发表于 2019-6-30 17:55:12

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初学uvm，对uvm里简单的通信做一个不完全总结，有错误求指正。

1.interface与dut通信直接在tb里通过端口例化；
2.interface与driver、monitor之间通信transaction，通过在driver和monitor中定义vif，通过config_db机制来通信transaction；
3.各个component之间通信transaction，通过例化参数化类uvm_analysis_port和uvm_blocking_get_port，使用fifo，通过connect_phase实现传输transaction。

交接班 · 发表于 2019-7-1 09:57:19

4 sequence里通过uvm_do宏定义将transaction例化随机化传给sequencer

weerbest · 发表于 2019-7-1 11:10:14

基本就这些了。

交接班 · 发表于 2019-7-1 14:16:41

weerbest 发表于 2019-7-1 11:10
基本就这些了。

谢谢大佬

交接班 · 发表于 2019-7-2 22:10:42

本帖最后由交接班于 2019-7-2 22:13 编辑

补充一下第三点，各个component之间通信transaction，通过例化参数化类uvm_analysis_port和uvm_blocking_get_port定义端口，再定义fifo，在connect_phase里使用uvm_config机制实现传输transaction。

交接班 · 发表于 2019-7-2 22:12:45

sequence和sequencer是如何连接的，也是通过config_db

河畔柳树 · 发表于 2019-7-16 09:19:36

我也刚学加油

mmj109 · 发表于 2019-7-19 21:32:43

不明所以

mmj109 · 发表于 2019-7-19 21:34:44

还需要不断的学习才行啊

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